JPS62136874A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62136874A JPS62136874A JP27830485A JP27830485A JPS62136874A JP S62136874 A JPS62136874 A JP S62136874A JP 27830485 A JP27830485 A JP 27830485A JP 27830485 A JP27830485 A JP 27830485A JP S62136874 A JPS62136874 A JP S62136874A
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- JP
- Japan
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- layer
- polycrystalline
- substrate
- resistance
- sio2
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バイポーラ集積回路の製造工程において、低抵抗値が要
求されるベース引き出し層と比較的高抵抗値が必要な抵
抗層を１回の多結晶半導体成長で形成し、かつ基板表面
の平坦化が可能となる方法を提起する。
求されるベース引き出し層と比較的高抵抗値が必要な抵
抗層を１回の多結晶半導体成長で形成し、かつ基板表面
の平坦化が可能となる方法を提起する。
本発明は半導体装置の製造方法、特にバイポーラ集積回
路のベース引き出し層と抵抗層を同時に形成できる製造
方法に関する。
路のベース引き出し層と抵抗層を同時に形成できる製造
方法に関する。
バイポーラ集積回路はその特徴である高速性をさらに向
上させるため、ベース引き出しに要する無駄な面積を最
小限にするため、多結晶珪素（ポリ５ｉ）Ｎ等をベース
引き出し層とするセルファライントランジスタが用いら
れるようになった。
上させるため、ベース引き出しに要する無駄な面積を最
小限にするため、多結晶珪素（ポリ５ｉ）Ｎ等をベース
引き出し層とするセルファライントランジスタが用いら
れるようになった。
この場合、ベース引き出し層のポリＳｉの抵抗は可能な
限り低い方がよいが、ポリＳｉでは限界があり５０００
人の厚さの層抵抗値でせいぜい４０〜５０Ω／口である
。
限り低い方がよいが、ポリＳｉでは限界があり５０００
人の厚さの層抵抗値でせいぜい４０〜５０Ω／口である
。
一方、回路部の抵抗は、３０００人の厚さの層抵抗値で
２００〜ＩＫΩ／四程度の比較的高抵抗値が必要である
。
２００〜ＩＫΩ／四程度の比較的高抵抗値が必要である
。
従って、両者の要望を満足する形成方法が必要となる。
従来のベース引き出し層を有するセルファライントラン
ジスタを用いた高速バイポーラ集積回路においては、上
記の要望を満足させるためにベース引き出し層は高融点
金属と珪素（Ｓｉ）との化合物であるシリサイドで形成
し、抵抗層はポリＳｉで形成する方法がとられていたが
、工程はそれぞれ別工程となり複雑となる。
ジスタを用いた高速バイポーラ集積回路においては、上
記の要望を満足させるためにベース引き出し層は高融点
金属と珪素（Ｓｉ）との化合物であるシリサイドで形成
し、抵抗層はポリＳｉで形成する方法がとられていたが
、工程はそれぞれ別工程となり複雑となる。
従来のバイポーラ集積回路の製造工程では、ベース引き
出し層と抵抗層を１回の多結晶半導体成長で高速素子を
形成することはできなかった。
出し層と抵抗層を１回の多結晶半導体成長で高速素子を
形成することはできなかった。
上記問題点の解決は、半導体基板（１）上のバイポーラ
トランジスタ形成領域の周囲と抵抗形成領域に該半導体
基板（１）の表面より内部に向かって半導体酸化層（１
Ｂ）を成長し、基板全面に多結晶半導体Ｎ（２）を形成
し、バイポーラトランジスタ形成領域の周囲と抵抗形成
領域の周囲の該多結晶半導体層（２）を酸化し、バイポ
ーラトランジスタ形成領域の核子結晶半導体層（２）を
厚さ方向に一部除去後、この上に高融点金属、またはそ
の化合物層（３）を成長し、基板全面に絶縁層（４）を
被着し、該絶縁層（４）と咳高融点金属、またはその化
合物層（３）と該多結晶半導体層（２）とにエミッタ窓
を開口し、該高融点金属、またはその化合物層（３）上
、および抵抗形成領域の多結晶半導体層（２）上の該絶
＜ｈ Ｎ（４１にコンタクト窓を開口する工程を含む本
発明による半導体装置の製造方法により達成される。
トランジスタ形成領域の周囲と抵抗形成領域に該半導体
基板（１）の表面より内部に向かって半導体酸化層（１
Ｂ）を成長し、基板全面に多結晶半導体Ｎ（２）を形成
し、バイポーラトランジスタ形成領域の周囲と抵抗形成
領域の周囲の該多結晶半導体層（２）を酸化し、バイポ
ーラトランジスタ形成領域の核子結晶半導体層（２）を
厚さ方向に一部除去後、この上に高融点金属、またはそ
の化合物層（３）を成長し、基板全面に絶縁層（４）を
被着し、該絶縁層（４）と咳高融点金属、またはその化
合物層（３）と該多結晶半導体層（２）とにエミッタ窓
を開口し、該高融点金属、またはその化合物層（３）上
、および抵抗形成領域の多結晶半導体層（２）上の該絶
＜ｈ Ｎ（４１にコンタクト窓を開口する工程を含む本
発明による半導体装置の製造方法により達成される。
本発明はベース引き出し層と抵抗層を同一のポ’ＪＳｉ
層で形成し、ベース引き出し層だけの表面を選択的にシ
リサイド化、もしくは金属化して、抵抗値を下げる。
層で形成し、ベース引き出し層だけの表面を選択的にシ
リサイド化、もしくは金属化して、抵抗値を下げる。
この場合、複合層のベース引き出し層の内、下側に敷か
れたポリＳ［ば、基板への不純物供給源となり、加熱に
より基板内に高不純物濃度の外部ベース領域を形成し、
この領域がトランジスタ作用にあずかる内部ベースとベ
ース引き出し層間を電気的に接続する。
れたポリＳ［ば、基板への不純物供給源となり、加熱に
より基板内に高不純物濃度の外部ベース領域を形成し、
この領域がトランジスタ作用にあずかる内部ベースとベ
ース引き出し層間を電気的に接続する。
さらに、ベース引き出し層のポリＳｉ層を厚さ方向に一
部除去した後、シリサイドを形成することによりベース
引き出し部と抵抗部の表面高さを略等しくすることがで
き、基板表面の平坦化が可能となる。基板表面が平坦化
されるとこの上に被着される層の被覆性がよくなり、デ
バイスの信頬性が向上する。
部除去した後、シリサイドを形成することによりベース
引き出し部と抵抗部の表面高さを略等しくすることがで
き、基板表面の平坦化が可能となる。基板表面が平坦化
されるとこの上に被着される層の被覆性がよくなり、デ
バイスの信頬性が向上する。
第１図（１）〜（５）は本発明によるバイポーラ集積回
路の製造工程を説明する断面図である。
路の製造工程を説明する断面図である。
図の左側はトランジスタ部、右側は抵抗部を示す。
第１図（１）において、１は半導体基板で珪素（Ｓｉ）
基板、ここでばｐ型珪素（ｐ−３ｉ）基板上にエピタキ
シャル成長のｎ−型珪素（ｎ−３ｉ）層ＩＡを堆積した
ものである。
基板、ここでばｐ型珪素（ｐ−３ｉ）基板上にエピタキ
シャル成長のｎ−型珪素（ｎ−３ｉ）層ＩＡを堆積した
ものである。
また、１Ｂは素子形成領域を分離する埋め込みフィール
ド酸化膜である。
ド酸化膜である。
まず、トランジスタ形成部の周囲と抵抗形成部の基板に
、埋め込みフィールド酸化膜１Ｂを形成する。
、埋め込みフィールド酸化膜１Ｂを形成する。
つぎに、化学気相成長（ＣＶＤ’）法により基板全面に
、多結晶半導体層として厚さ５０００人のｐ型ポリＳｉ
層２を成長する。
、多結晶半導体層として厚さ５０００人のｐ型ポリＳｉ
層２を成長する。
−りぎに、耐酸化層として窒化珪素（ＳｉＪ４）層２′
をマスクにして、部分的に酸化して素子間分離領域静を
形成する。
をマスクにして、部分的に酸化して素子間分離領域静を
形成する。
第１図（２）において、燐酸（Ｈ，ＰＯ，）を用いて、
トランジスタ形成部のＳｉ３Ｎ４層２′を除去し、ポリ
５ｉＪｔｉ２をその厚さの約半分、すなわら約２５００
人エツチング除去する。
トランジスタ形成部のＳｉ３Ｎ４層２′を除去し、ポリ
５ｉＪｔｉ２をその厚さの約半分、すなわら約２５００
人エツチング除去する。
つぎに、高融点金属、またはその化合物層層としてタン
グステン（讐）層３ （あるいはモリブデン（Ｍｏ）等
その他のレフラフトリメタル、またはチタンシリサイド
（ＴｉＳｉ）Ｆｔｉ等）をトランジスタ形成部のポリＳ
ｉ層２上に選択成長する。
グステン（讐）層３ （あるいはモリブデン（Ｍｏ）等
その他のレフラフトリメタル、またはチタンシリサイド
（ＴｉＳｉ）Ｆｔｉ等）をトランジスタ形成部のポリＳ
ｉ層２上に選択成長する。
例えば、Ｗの成長条件は、反応ガスは六弗化タングステ
ン（ＷＦｂ） 、常圧、成長温度は３００〜４００°Ｃ
である。
ン（ＷＦｂ） 、常圧、成長温度は３００〜４００°Ｃ
である。
つぎに、抵抗形成部の５ｉＪａＮ２ ’を除去する。
第１図（４）において、絶縁層として厚さ３０００人の
化学気相成長法による二酸化珪素（ＣＶＤ−５ｉＯｚ）
Ｎ４を基板全面に成長する。
化学気相成長法による二酸化珪素（ＣＶＤ−５ｉＯｚ）
Ｎ４を基板全面に成長する。
第１図（５）において、トランジスタ形成部のＣＶＤ−
５ｉＯｚＪＷ ４ 、Ｗ層３、ポリＳｉ層２にエミッタ
窓を開口する。
５ｉＯｚＪＷ ４ 、Ｗ層３、ポリＳｉ層２にエミッタ
窓を開口する。
つぎに、エミッタ窓を覆って、基板全面にＣＶＤ−５ｉ
Ｏ□層を成長し、リアクティブイオンエツチング（ＲＩ
Ｅ）法による垂直方向に優勢な異方性エツチングを行っ
てエミッタ窓内側面にＣＶＤ−３ｉＯ□よりなる側壁５
を形成する。
Ｏ□層を成長し、リアクティブイオンエツチング（ＲＩ
Ｅ）法による垂直方向に優勢な異方性エツチングを行っ
てエミッタ窓内側面にＣＶＤ−３ｉＯ□よりなる側壁５
を形成する。
図で、ＩＣはｐ型の内部ベース領域、ＩＤはｐ゛型の外
部ベース領域、ＩＥはｎ゛型のエミッタ領域、６はエミ
ッタ電極でポリＳｉ層である。これらの領域形成は通常
の方法による。
部ベース領域、ＩＥはｎ゛型のエミッタ領域、６はエミ
ッタ電極でポリＳｉ層である。これらの領域形成は通常
の方法による。
なお、本発明の本質より離れるため図示されていないが
、トランジスタの下側のｐ−５ｉ基板１とエビタギシャ
ル成長のｎ″−５ｉ層ＩＡとの境界にｎ゛型の埋め込み
層が形成され、ｎ゛型のコレクタ引き出し領域により、
コレクタは基板表面に引き出される（第２図参照）。
、トランジスタの下側のｐ−５ｉ基板１とエビタギシャ
ル成長のｎ″−５ｉ層ＩＡとの境界にｎ゛型の埋め込み
層が形成され、ｎ゛型のコレクタ引き出し領域により、
コレクタは基板表面に引き出される（第２図参照）。
最後に、ＴｖＩ層３上にベースコンタクト窓７、抵抗部
のポリＳｉ層２上に抵抗コンタクト窓８．９をＣＣＶＤ
−５ｉｎ層４に開口し、この上に電極を形成して工程を
終わる。
のポリＳｉ層２上に抵抗コンタクト窓８．９をＣＣＶＤ
−５ｉｎ層４に開口し、この上に電極を形成して工程を
終わる。
つぎに参考のため、通常の工程によるバイポーラトラン
ジスタ形成の一例を第２図により説明する。
ジスタ形成の一例を第２図により説明する。
第２図は通常工程のバイポーラトランジスタの断面図で
ある。
ある。
図において、ＩＣはｐ型のベース領域、ＩＥはｎ゛型の
エミッタ領域、ＩＦはｎ゛型の埋め込み層、ＩＧはｎ゛
型のコレクタ引き出し領域、６はポリＳｉ層である。
エミッタ領域、ＩＦはｎ゛型の埋め込み層、ＩＧはｎ゛
型のコレクタ引き出し領域、６はポリＳｉ層である。
まず、ＣＶＤ−５ｉＯ□４を形成する前に、ベース形成
領域に薄い酸化層を通してイオン注入によりへ一ス領域
ＩＣを形成する。
領域に薄い酸化層を通してイオン注入によりへ一ス領域
ＩＣを形成する。
ベースのイオン注入条件は、注入イオンは硼素イオンＢ
゛、エネルギ４０ＫｅＶ 、 ドーズ量５ｘｌＯＩｆｆ
ｃｍ−２である。
゛、エネルギ４０ＫｅＶ 、 ドーズ量５ｘｌＯＩｆｆ
ｃｍ−２である。
つぎに、ベースアニールをドライ窒素中で９００゛Ｃの
加熱を行う。
加熱を行う。
つぎに、ＣＶＤ−３ｉＯ□４にエミッタ、ベース、コレ
クタの各コンタクト窓を開口し、厚さ１０００人のポリ
Ｓｉ層６を基板全面に成長し、エミッタのイオン注入を
行い、ポリＳｉ層７をエツチングして各電極パターンを
形成し、窒素中で９００〜９８０°Ｃのエミッタアニー
ルを行い、ベース幅を調節する。
クタの各コンタクト窓を開口し、厚さ１０００人のポリ
Ｓｉ層６を基板全面に成長し、エミッタのイオン注入を
行い、ポリＳｉ層７をエツチングして各電極パターンを
形成し、窒素中で９００〜９８０°Ｃのエミッタアニー
ルを行い、ベース幅を調節する。
エミッタのイオン注入条件は、注入イオン砒素イオンへ
Ｓ”、エネルギ６０ＫｅＶ、 ドーズ量５Ｘ１０”ｃ
ｍ−２である。
Ｓ”、エネルギ６０ＫｅＶ、 ドーズ量５Ｘ１０”ｃ
ｍ−２である。
図より明らかに、この構造ではベース領域ＩＣはコンタ
クト領域を含めて大きな面積を占有していることが分か
る。
クト領域を含めて大きな面積を占有していることが分か
る。
以上詳細に説明したように本発明による）＜イボーラ集
積回路の製造工程では、ベース引き出し層と抵抗層を１
回の多結晶半導体成長で形成でき、さらにベース引き出
し層をシリサイド化して抵抗 −値を下げ、デバイスの
高速化を可能とする。
積回路の製造工程では、ベース引き出し層と抵抗層を１
回の多結晶半導体成長で形成でき、さらにベース引き出
し層をシリサイド化して抵抗 −値を下げ、デバイスの
高速化を可能とする。
また、基板の平坦化ができ、デバイスの信頼性を向上す
る。
る。
第１図（１）〜（５）は本発明によるバイポーラ集積回
路の製造工程を説明する断面図、 第２図は通常工程のバイポーラトランジスタの断面図で
ある。 図において、 １は半導体基板でＳｉ基板、 ＩＡはエピタキシャル成長のｎ−−５ｉ層、１Ｂはフィ
ールド酸化膜、 ＩＣはｐ型の内部ベース領域、 ■Ｄはｐ゛型の外部ベース領域、 ＩＥはｎ゛型のエミッタ領域、 １Ｆはｎ°型の埋め込み層、 １Ｇはｎ゛型のコレクタ引き出し領域、２は多結晶半導
体層でｐ型ポリＳｉ層、２′は耐酸化層でＳｉ：＋Ｎ４
Ｎ、 ２Ａは素子間分離領域、 ３ば高融点金属、またはその化合物層層でＷ層、４は絶
縁層テＣＶＤ−５ｉＯｚ層、 ５はＣＶＤ−５ｉｆｔよりなる側壁、 ６はエミ・ツタ電極でポリＳｉ層、 ７．８．９はコンタクト窓 Ａ（否石耳の丁子Ｖａ菖（−江河１３断酒ｑド４率１
順
路の製造工程を説明する断面図、 第２図は通常工程のバイポーラトランジスタの断面図で
ある。 図において、 １は半導体基板でＳｉ基板、 ＩＡはエピタキシャル成長のｎ−−５ｉ層、１Ｂはフィ
ールド酸化膜、 ＩＣはｐ型の内部ベース領域、 ■Ｄはｐ゛型の外部ベース領域、 ＩＥはｎ゛型のエミッタ領域、 １Ｆはｎ°型の埋め込み層、 １Ｇはｎ゛型のコレクタ引き出し領域、２は多結晶半導
体層でｐ型ポリＳｉ層、２′は耐酸化層でＳｉ：＋Ｎ４
Ｎ、 ２Ａは素子間分離領域、 ３ば高融点金属、またはその化合物層層でＷ層、４は絶
縁層テＣＶＤ−５ｉＯｚ層、 ５はＣＶＤ−５ｉｆｔよりなる側壁、 ６はエミ・ツタ電極でポリＳｉ層、 ７．８．９はコンタクト窓 Ａ（否石耳の丁子Ｖａ菖（−江河１３断酒ｑド４率１
順
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上のバイポーラトランジスタ形成領
域の周囲と抵抗形成領域に該半導体基板（１）の表面よ
り内部に向かって半導体酸化層（１Ｂ）を形成し、基板
全面に多結晶半導体層（２）を成長し、バイポーラトラ
ンジスタ形成領域の周囲と抵抗形成領域の周囲の該多結
晶半導体層（２）を酸化し、バイポーラトランジスタ形
成領域の該多結晶半導体層（２）を厚さ方向に一部除去
後、この上に高融点金属、またはその化合物層（３）を
成長し、基板全面に絶縁層（４）を被着し、該絶縁層（
４）と該高融点金属、またはその化合物層（３）と該多
結晶半導体層（２）とにエミッタ窓を開口し、 該高融点金属、またはその化合物層（３）上、および抵
抗形成領域の多結晶半導体層（２）上の該絶縁層（４）
にコンタクト窓を開口する 工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27830485A JPS62136874A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27830485A JPS62136874A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136874A true JPS62136874A (ja) | 1987-06-19 |
Family
ID=17595476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27830485A Pending JPS62136874A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017340A3 (en) * | 2001-08-15 | 2004-06-10 | Koninkl Philips Electronics Nv | A method for concurrent fabrication of a double polysilicon bipolar transistor and a base polysilicon resistor |
-
1985
- 1985-12-11 JP JP27830485A patent/JPS62136874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017340A3 (en) * | 2001-08-15 | 2004-06-10 | Koninkl Philips Electronics Nv | A method for concurrent fabrication of a double polysilicon bipolar transistor and a base polysilicon resistor |
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