JPS621364A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は画像処理装置に係り、特に画像入力制御機構に
関する。

［発明の技術的背景とその問題点］ 従来、ラインセンサ等の１次元センサを用いて大画面の
画像パターンを読取る画像処理装置は第６図のような構
成となっていた。１は装置全体を制御するコントローラ
、２は画像パターンを読取るラインセンサ、３はライン
センサ２のインタフェース、４及び５はインタフェース
３から送られてくる画像パターンを記憶する画像メモリ
、６は画像メモリ４．５から画像パターンを読出して目
的に応じた画像処理を行うプロセッサ、７及び８はプロ
セッサ６の演算結果を記憶する画像メモリ、９はコント
ロール・バス、１０及び１１は画像バスである。すなわ
ち、この画像処理装置では、イランセンサ２で読取った
画像パターンをインタフェース３が２分割して画像メモ
リー４，５に格納していた。ここで、第７図にラインセ
ンサ２のライン長文と画像メモリ４及び５のメモリサイ
ズとの関係を示す。すなわち、ライン長βの画像パター
ンは２等分され、Ｊ２／２ずつの画像パターンとして画
像メモリ４．５に格納されていた。その後、プ、ロセッ
サ６が画像メモリ４，５に格納された画像パターンを画
像メモリ毎に゛読出し、演算を行ったのちに演算結果を
画像メモリ７．８に格納していた。

しかし、この従来の画像処理装置では、プロセッサ６が
ｎｘｎのコンボリューション等のｎｘｎの近傍演算を行
うと、複数に分割された画像パタ−ンの境界で前後の画
像パターンが得られず、近傍演算結果に誤差が生じると
いう問題点があった。

［発明の目的］ 本発明は上記問題点に鑑み、複数の画像メモリに格納さ
れた画像パターンのｎｘｎの近傍演算を正確に行うこと
ができる画像処理装置を提供することを目的とする。

［発明の概要］ 本発明の画像処理装置は、画像読取部が読取った画像情
報を任意幅重ね合わせて分割し、分割したそれぞれの画
像情報を複数の画像情報記憶部に記憶させる画像入力制
御機構を備えている。

［発明の実施例］ 以下、本発明の一実施例を第１図乃至第４図を用いて説
明する。

第１図は実施例の画像処理装置の構成を示している。

２１は装置全体を制御するコントローラ、２２′は画像
パターンを読取る画ｆ１１読取部であるラインセンサで
ある。２３は画像入力側ｍ＋機構を備えたラインセンサ
２２のインタフェースである。２４乃至２７はインタフ
ェース２３から送られてくる画像パターンを記憶する画
像メモリ、２８は画像メモリ２４乃至２７に記憶された
画像パターンを用いて各種演算処理を行うプロセッサで
ある。また、２９はコントロール−バス、３０乃至３３
は画像バスである。

次に本実施例の動作を説明する。

まず、ラインセンサ２２が画像パターンを読取り、イン
タフェース２３へ画像パターンを送る。

インタフェース２３はラインセンサ２２から送られてき
た画像パターンをデジタル化し、このデジタル化された
画像パターンを任意幅重ね合わせたうえで４つの画像パ
ターンに分割する。

ここで、第２図を用いてインタフェース２３を詳細に説
明する。

４１はビデオ信号である画像パターン入力用バッフ？・
アンプ（以下、ＡＭＰと称す）、４２は画像パターンを
デジタル化するＡ／Ｄコンバータ（以下、ＡＤＣと称す
）、４３はインタフェース２３全体及びラインセンサを
制御するコントローラ（以下、Ｃ０ＮＴと称す）である
。４４及び４５は第１図の画像メモリ２４乃至２７のラ
スタ方向サイズ分のラインバッフ？であるＳＲＡＭであ
る。４６及び４７はＳＲＡＭ４４．４５への画像パター
ン書込み用のトライステート・ゲート（以下、ＴＳと称
す）、４８及び４９はＳＲＡＭ４４．４５からの画像パ
ターン読」し用のＴＳ。

５０はＳＲＡＭ４４．４５のライト用のアドレスカウン
タ（以下、ＣＴＲと称す）、５１はＳＲＡＭ４４．４５
のリード用のＣＴＲ，５２は第１図の画像メモリ数カウ
ント用のＣＴＲである。５３及び５４はＳＲＡＭ４４．
４５のリード／ライト・アドレスを選択するセレクタ（
以下、ＳＥＬと称す）、５５は第１図の画像メモリ２４
乃至２７の選択及び画像パターンの重ね合わせ幅を制御
する情報が記憶されるＲＯＭである。５６ａ乃至５６ｄ
は画像バス３０乃至３３に選択的に画像データを出力す
るドライバー、５７は画像バス３０乃至３３のコントロ
ーラ（以下、Ｐ−ＢＵＳＣＯＮＴと称す）、５８はコン
トロール・バス２９のインタフェース（以下、ＩＮＴと
称す）である。

５９はコントロール・バス２９のアドレス・レシーバ−
１６０はアドレス・デコーダ（以下、ＡＤＲ８ＤＥＣと
称す）、６１は第１図のラインセンサ２２用のドライバ
ー、６２は第１図のラインセンサ２２用のレシーバ−で
ある。

次に、第２図のインタフェース２３の動作を説明する。

第１図のラインセンサ２２から送られて（る画像パター
ンはＡＭＰ４１により増幅され、ＡＤＣ４２でデジタル
化される。このＡＤＣ４２でデジタル化された画像パタ
ーンは、ＣＴＲ５０，５１及び５ＥＬ５３．５４により
、ＳＲＡＭ４４及び４５に交互にリード／ライトされる
。また、ＣＴＲ５１及び５２からＲＯＭ５５のアドレス
が作られ、このアドレスに対応したデータがｐ−５ｕｓ
ＣＯＮＴ５７へ送られる。ここで、第３図にＲＯＭ５５
の内容を示す。この図で示されるように、ＲＯＭ５５の
データは画像メモリ２４乃至２７に画像メモリを幅り分
重ね合わせて記憶させるタイミングとなっている。第２
図のＰ−ＢＬＪＳＣＯＮＴ５７はこのデータに応対させ
てドライバー５６ａ乃至５６ｄを起動させ、ＳＲＡＭ４
４及び４”５から読出された画像パターンを画像バス３
０乃至３３に出力させる。

第１図に戻り説明を続けると、インタフェース２３で幅
り分重ね合わされて４分割された画像パターンは１１１
１ｍバス３０乃至３３を介シテ１ｉｉＩｓＩメモリ２４
乃至２７に第３図のように記憶される。ただし、第３図
中１１はラインセンサ２２のライン長、Ｌは重ね合わせ
幅、ＭＪ２は画像メモリ２４乃至２７のラスタ方向サイ
ズである。画像メモリ２４乃至２７に画像パターンが記
憶されると、プロセッサ２８が各画像メモリ毎に画像パ
ターンを読出し、各種演算処理を行う。

第５図は本発明の他の実施例で、画像パターンの重ね合
わせ幅及び画像メモリ２４乃至２７の選択を制御する情
報が記憶されるＳＲＡＭ７１が第２図のＲＯＭ５５に代
わって、またＳＲＡＭ７１のアドレス選択用の５ＥＬ７
２及びＴＳ７３が第２図の構成に追加されている。この
ＳＲＡＭ７１゜５ＥＬ７２．ＴＳ７３により、ＳＲＡＭ
７１の情報をコントロール・バス２９を介し、て任意に
指定することができるようになる。

［発明の′効果］ 本発明によれば、画像パターンを任意幅重ね合わせたう
えで分割し、画像メモリ又記憶できるので、ｎｘｎの近
傍演算の際の画像パターン分割境界での演算誤差がなく
なり、演算が正確に行えるようになる。

【図面の簡単な説明】

第１図は実施例の画像処理装置の構成を示す図、第２図
は第１図のインタフェースの詳細な構成を示す図、第３
図は第１図のラインセンサのライン長と画像メモリのラ
スタ方向サイズと重ね合わせ幅の関係を説明するための
図、第４図は第２図のＲＯＭに記憶されたデータを説明
する図、第５図は本発明の他の実施例、第６図は従来の
画像処理装置の構成を示す図、第７図は従来の画像パタ
ーンの分割方法を説明するための図である。 ２２・・・ラインセンサ ２３・・・インタフェース ２４乃至２７・・・画像メモリ

Claims (1)

【特許請求の範囲】
1. 画像情報を読取る画像読取部と、この画像読取部で読取
   つた画像情報を任意幅重ね合わせて分割する画像入力制
   御部と、この画像入力制御部で分割された画像情報を記
   憶する複数の画像記憶部とを具備したことを特徴とする
   画像処理装置。