JPS62132317A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
- Publication number
- JPS62132317A JPS62132317A JP27402085A JP27402085A JPS62132317A JP S62132317 A JPS62132317 A JP S62132317A JP 27402085 A JP27402085 A JP 27402085A JP 27402085 A JP27402085 A JP 27402085A JP S62132317 A JPS62132317 A JP S62132317A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- holes
- insulating film
- polycrystalline silicon
- silicon
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の電極形成方法番こ関するもので
ある。以下、ＭＯ８形電界効果トランジスタの場合を例
にとって説明する。
ある。以下、ＭＯ８形電界効果トランジスタの場合を例
にとって説明する。
第２図Ａ−Ｃは従来のＩＶＩＯ８形電界効果トランジス
タの形成方法の主要段階における状態を示す断面図で、
まず、第２図Ａに示すように、半導体基板（１）上に素
子分離絶縁膜（２）を形成した後、ＭＯ８形トランジス
タのソース及びドレイン領域＋３）、 ケート絶縁膜（
４）、多結晶シリコンゲート（５）を形成する。
タの形成方法の主要段階における状態を示す断面図で、
まず、第２図Ａに示すように、半導体基板（１）上に素
子分離絶縁膜（２）を形成した後、ＭＯ８形トランジス
タのソース及びドレイン領域＋３）、 ケート絶縁膜（
４）、多結晶シリコンゲート（５）を形成する。
次に、第２図Ｂに示すように表面段差を減らすへ（、比
較的厚い表面絶縁膜（６）を形成し、その一部を除去し
、電極取り出し孔（７）を形成する。さらにＣに示すよ
う−こ１に極取り出し孔（７）部に電極材料を蒸着し、
ソース及びドレイン（３）の電極（８）を形成するＯ 〔発明が解決しようとする問題点〕 従来の半導体装置のｔ極形成方法では１以上のように形
成されて２つ、電極取り出し孔（７）の段差が大きいの
で、蒸着した′電極（８）Ｉこよる′４極取り出し孔（
７）周縁のカバレッジが悪く、断線、導通不良が発生し
、デバイス不良や信頼性の悪化という問題をひきおこし
ていた。
較的厚い表面絶縁膜（６）を形成し、その一部を除去し
、電極取り出し孔（７）を形成する。さらにＣに示すよ
う−こ１に極取り出し孔（７）部に電極材料を蒸着し、
ソース及びドレイン（３）の電極（８）を形成するＯ 〔発明が解決しようとする問題点〕 従来の半導体装置のｔ極形成方法では１以上のように形
成されて２つ、電極取り出し孔（７）の段差が大きいの
で、蒸着した′電極（８）Ｉこよる′４極取り出し孔（
７）周縁のカバレッジが悪く、断線、導通不良が発生し
、デバイス不良や信頼性の悪化という問題をひきおこし
ていた。
この発明は、上記のような問題点を解決するため１ｃな
されたもので、電極取り出し孔の段差を無（し、断線、
導通不良か防止できる電極の形成方法を得ることを目的
とする。
されたもので、電極取り出し孔の段差を無（し、断線、
導通不良か防止できる電極の形成方法を得ることを目的
とする。
この全明番こおける電極の形成方法１１．＠極数り出し
孔を多結晶シリコンで埋め込み、段差を無（するととも
に、多結晶シリコンをシリサイド化したものである。
孔を多結晶シリコンで埋め込み、段差を無（するととも
に、多結晶シリコンをシリサイド化したものである。
この全明番こＳける４極の形成は、表面絶縁膜に形成さ
ｎたべ極取り出し孔−こ埋め込んだ多結晶シリコンのシ
リサイド化身こまって表面を平坦化し、このシリサイド
化電極を通じて、表面番こ蒸着されたは極配線との接続
を行う。
ｎたべ極取り出し孔−こ埋め込んだ多結晶シリコンのシ
リサイド化身こまって表面を平坦化し、このシリサイド
化電極を通じて、表面番こ蒸着されたは極配線との接続
を行う。
以丁、この発明の−’４施例を図≦こついて説明する０
第１図Ａ−Ｃはこの発明の一実施例の主要工程と
段階での状帖を示す断面図で、第２図の従来例垢同−符
号は同等部分を示す。
号は同等部分を示す。
＠１図Ａに示すように、半導体基板（１）Ｊ：に分離酸
化膜（２）を形成した鏝、ＭＯ８形トランジスタのソー
ス及びトレイン領域（３）、ケート絶縁膜（４）、ケー
ト（５）を形成する。次に第１図Ｂのように１表面１色
縁膜（６）を形成し、一部を除去し、電極取り出し孔（
７）を形成した後、その孔（７）内を含めて全上面に多
結晶シリコン層（９）を形成する。さらに、第１図Ｃに
示すように、多結晶／リコン層（９）を、たとえばエッ
チバック法で、表面絶縁膜（６）の表面まで除去し、電
極取り出し孔（７）内のみに多結晶７リコン（９）を残
す。この電極取り出し孔（７）を埋め込んだ多結晶シリ
コン（９）をシリサイド化しシリサイド化電極００を形
成する。そして、その上に接する電極配線（８）を蒸着
形成し、ＭＯ８形トランジスタのソース及ヒ ひトレイン領域（３）舌電極配線（８）とを、シリサイ
ド化した多結晶シリコン′成極αＱで接続する。
化膜（２）を形成した鏝、ＭＯ８形トランジスタのソー
ス及びトレイン領域（３）、ケート絶縁膜（４）、ケー
ト（５）を形成する。次に第１図Ｂのように１表面１色
縁膜（６）を形成し、一部を除去し、電極取り出し孔（
７）を形成した後、その孔（７）内を含めて全上面に多
結晶シリコン層（９）を形成する。さらに、第１図Ｃに
示すように、多結晶／リコン層（９）を、たとえばエッ
チバック法で、表面絶縁膜（６）の表面まで除去し、電
極取り出し孔（７）内のみに多結晶７リコン（９）を残
す。この電極取り出し孔（７）を埋め込んだ多結晶シリ
コン（９）をシリサイド化しシリサイド化電極００を形
成する。そして、その上に接する電極配線（８）を蒸着
形成し、ＭＯ８形トランジスタのソース及ヒ ひトレイン領域（３）舌電極配線（８）とを、シリサイ
ド化した多結晶シリコン′成極αＱで接続する。
なお、上記実施例では、ｐチャンネルＭＯ８形）ランジ
スタのソース、ドレづンでの例で述べたがそれのみでは
ｒ、ｃ＜、ｎチャンネルＭＯ８形トランジスタは勿論Ｂ
ｉｐ ）ランジスタ、ｐ−ｎ接合、等、半導体装置の電
極取り出し形成一般について適用できる。
スタのソース、ドレづンでの例で述べたがそれのみでは
ｒ、ｃ＜、ｎチャンネルＭＯ８形トランジスタは勿論Ｂ
ｉｐ ）ランジスタ、ｐ−ｎ接合、等、半導体装置の電
極取り出し形成一般について適用できる。
以上のように、この発明によれは、を極取り出し孔を多
結晶７リコンで埋め込み、ざら蔭こ、多結晶シリコンの
シリサイド化することにより１段差を無くし、その土に
電極配線を形成するので、断線、導通不良の発生を防止
でき、信頼性の高いデバイスを得ることが出来る。
結晶７リコンで埋め込み、ざら蔭こ、多結晶シリコンの
シリサイド化することにより１段差を無くし、その土に
電極配線を形成するので、断線、導通不良の発生を防止
でき、信頼性の高いデバイスを得ることが出来る。
第１図はこの発明の一実施例の主要工程段階における状
態を示す断面図、第２図は従来の電極形成方法の正夢工
程段階における状態を示す断面図である。 図ｉこおいて、（１）は半導体基板、（６）は表面絶縁
膜、（７）は＊極数り出し孔、（８）は電極配線、（９
）は多結晶シリコン層、０ｑはシリサイド化′亀惚であ
る。 なお、図中同一符号は同一、または相当部分を示す。
態を示す断面図、第２図は従来の電極形成方法の正夢工
程段階における状態を示す断面図である。 図ｉこおいて、（１）は半導体基板、（６）は表面絶縁
膜、（７）は＊極数り出し孔、（８）は電極配線、（９
）は多結晶シリコン層、０ｑはシリサイド化′亀惚であ
る。 なお、図中同一符号は同一、または相当部分を示す。
Claims (1)
- （１）半導体基板上に形成された表面絶縁膜の所要部分
に電極取り出し孔を形成する工程と、上記電極取り出し
孔を多結晶シリコン層で埋め込む工程と、 上記電極取り出し孔を埋め込んだ多結晶シリコン層をシ
リサイド化してシリサイド化電極を形成する工程と、 上記シリサイド化電極に接して上記表面絶縁膜上に延在
する電極配線を形成する工程とを備えたことを特徴とす
る半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27402085A JPS62132317A (ja) | 1985-12-04 | 1985-12-04 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27402085A JPS62132317A (ja) | 1985-12-04 | 1985-12-04 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132317A true JPS62132317A (ja) | 1987-06-15 |
Family
ID=17535834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27402085A Pending JPS62132317A (ja) | 1985-12-04 | 1985-12-04 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475240A (en) * | 1991-03-15 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
-
1985
- 1985-12-04 JP JP27402085A patent/JPS62132317A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475240A (en) * | 1991-03-15 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US5581093A (en) * | 1991-03-15 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
| US5654239A (en) * | 1991-03-15 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM |
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