JPS62128345A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS62128345A JPS62128345A JP60269635A JP26963585A JPS62128345A JP S62128345 A JPS62128345 A JP S62128345A JP 60269635 A JP60269635 A JP 60269635A JP 26963585 A JP26963585 A JP 26963585A JP S62128345 A JPS62128345 A JP S62128345A
- Authority
- JP
- Japan
- Prior art keywords
- diagnosis
- memory
- main memory
- initial clear
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、主記憶のイニシ１シル・クリア／診断機能
を有するデータ処理装置に関づる。
を有するデータ処理装置に関づる。
［発明の技１＋ｉ的背ｍとその問題点１近年、メモリの
大容出化が進み、これにｒＪ！い主記憶容量が１０ＭＢ
（メ）Ｉバイト）以上のシステムも増えてきている。
大容出化が進み、これにｒＪ！い主記憶容量が１０ＭＢ
（メ）Ｉバイト）以上のシステムも増えてきている。
さて、データ処ｉ！Ｉ！装置においては、電源投入時に
＋Ｉｊいて主記憶のイニシャル・クリア／診断等を実Ｉ
ＪＩ！ｉ！ｌるのが一般的である。このイニシャル・ク
リア、′診断に要する時間は、主記憶８閤が大きくなる
につれて増大する。このため主記憶の大容量化ｔよ、イ
ニシャル・クリア／診断に続くシステム立上七は等の蔦
しい遅れ（θ１えば１ＭＢで５〜１０秒）をＭＪ ＜問
題があった。
＋Ｉｊいて主記憶のイニシャル・クリア／診断等を実Ｉ
ＪＩ！ｉ！ｌるのが一般的である。このイニシャル・ク
リア、′診断に要する時間は、主記憶８閤が大きくなる
につれて増大する。このため主記憶の大容量化ｔよ、イ
ニシャル・クリア／診断に続くシステム立上七は等の蔦
しい遅れ（θ１えば１ＭＢで５〜１０秒）をＭＪ ＜問
題があった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、主記憶の全領域のイニシャル・クリア２′診断が終了
しなくてもシステム立上げが支障なく（牙なえ、特に記
憶６漬の大きい主記憶のイニシャル・クリア、／診断に
伴う侍も時間が著しく減少できるデータ処理装置をｌ！
ｉ！供することにある。
、主記憶の全領域のイニシャル・クリア２′診断が終了
しなくてもシステム立上げが支障なく（牙なえ、特に記
憶６漬の大きい主記憶のイニシャル・クリア、／診断に
伴う侍も時間が著しく減少できるデータ処理装置をｌ！
ｉ！供することにある。
［ツを明の概要１
この発明では、主記憶のイニシ１？ル・クリア／′診断
を行なう診断手段が演算部から独立に設【）られる。こ
の診１柘手段は、主記憶の予め指定された領域のイニシ
ャル・クリア／診断を正常終了するど、演０部にλ１し
てシステム立上げを指示する。
を行なう診断手段が演算部から独立に設【）られる。こ
の診１柘手段は、主記憶の予め指定された領域のイニシ
ャル・クリア／診断を正常終了するど、演０部にλ１し
てシステム立上げを指示する。
これにより演算部ｔＪ、主記憶の全領域のイニシせル・
クリア／′診断の実施を待たずにシステム立上げを１１
なうことになる。また、診断学ｒＱは、演算部に対して
システム立上げを指示するど、主記憶の残り領域のイニ
シャル・クリア／診断を続ける。
クリア／′診断の実施を待たずにシステム立上げを１１
なうことになる。また、診断学ｒＱは、演算部に対して
システム立上げを指示するど、主記憶の残り領域のイニ
シャル・クリア／診断を続ける。
したがって本発明では、イニシャル・クリア／診断と並
行して演算部、更には入出力チャネルの動作が（ｊなわ
れることになり、侍も時間が減少づる。
行して演算部、更には入出力チャネルの動作が（ｊなわ
れることになり、侍も時間が減少づる。
この発明では、主記憶のイニシャル・クリア、′診断が
実施済みであるか否かを同主記憶の所定りイズ毎に示す
アクセス・チェック・フラグ群が更に設けられる。診断
手段は、主記憶のイニシャル・クリア／診断を所定サイ
ズ毎に実施し正常終了毎に該当するアクセス・チェック
・フラグをオンする。したがって、演算部および入出力
チャネルからの主記憶アクセス時にアクセス対蒙となる
主記憶内？ｒ４域に対応するアクセス・チェック・フラ
グを参照づることにより、同ＲＩＭに対するイニシャル
・クリア・診断が未実施か否かが判別できるので、未実
施の場合にはアクセス元に再試行を指示することにより
、イニシャル・クリア／′診断とｉｌｅ ｔｉ Ｌで、
演算部、更には入出力チャネルの動作が行なわれても同
等問題とならない。
実施済みであるか否かを同主記憶の所定りイズ毎に示す
アクセス・チェック・フラグ群が更に設けられる。診断
手段は、主記憶のイニシャル・クリア／診断を所定サイ
ズ毎に実施し正常終了毎に該当するアクセス・チェック
・フラグをオンする。したがって、演算部および入出力
チャネルからの主記憶アクセス時にアクセス対蒙となる
主記憶内？ｒ４域に対応するアクセス・チェック・フラ
グを参照づることにより、同ＲＩＭに対するイニシャル
・クリア・診断が未実施か否かが判別できるので、未実
施の場合にはアクセス元に再試行を指示することにより
、イニシャル・クリア／′診断とｉｌｅ ｔｉ Ｌで、
演算部、更には入出力チャネルの動作が行なわれても同
等問題とならない。
［発明の実施例１
第１図はこの発明の一実施例に係るデータ処理￥装置の
ブ［］ツク岡成を示づ。第１図のデータ処理装置は、Ｃ
ＰＵ１０および入出力チャネル３０を有している。Ｃ）
）Ｕｌｏは、ＣＰ Ｕ １０の中心を成す演算部１１、
主記憶（図示せｆ）のイニシャル・クリア・診断を所定
サイズＳ単位で行なうと共に演算部１１にシステム立上
げを指示するメモリパトローラ１２、および主記憶のメ
モリコントローラとしＣ用いられるメ［リインタフエー
ス１３を有している。
ブ［］ツク岡成を示づ。第１図のデータ処理装置は、Ｃ
ＰＵ１０および入出力チャネル３０を有している。Ｃ）
）Ｕｌｏは、ＣＰ Ｕ １０の中心を成す演算部１１、
主記憶（図示せｆ）のイニシャル・クリア・診断を所定
サイズＳ単位で行なうと共に演算部１１にシステム立上
げを指示するメモリパトローラ１２、および主記憶のメ
モリコントローラとしＣ用いられるメ［リインタフエー
ス１３を有している。
メモリパトローラ１２には、スイッチ１４が接続されて
いる。このスイッチ１４は、メモリパトローラ１２が演
算部１１にシステム立上げを指示する前にイニシャル・
クリア／診断を実施すべき主記憶内領域吠のサイズを指
示するのに用いられる。ここでは、スイッチ１４は、上
記サイズＳの整数（Ｂ ｎでもってイニシャル・クリア
／診断を実施すべき主記憶内領域のサイズを指示するよ
うになっている。
いる。このスイッチ１４は、メモリパトローラ１２が演
算部１１にシステム立上げを指示する前にイニシャル・
クリア／診断を実施すべき主記憶内領域吠のサイズを指
示するのに用いられる。ここでは、スイッチ１４は、上
記サイズＳの整数（Ｂ ｎでもってイニシャル・クリア
／診断を実施すべき主記憶内領域のサイズを指示するよ
うになっている。
メモリインタフェース１３は、；夷停部１１および入出
力チャネル３０から出力される主記憶アクセス用の論理
アドレスのいずれか一方を選択する選択回路２１、選択
回路２１により選択された論理アドレスを物理アドレス
に変換するアドレス変換回路２２１、ｂよびアドレス変
換回路２２から出力される物理アドレスおよびメモソバ
１〜ローラ１２からイニシャル・クリア、・′診断のた
めに出力される物理アドレスのいずれが一方を選択する
選択回路２３を有している。更にメモリインタフェース
１３は、演算部１１、メ七すパ１へローラ１２並ひに入
出力チｔ・ネル３０からの主記憶アクセス要求の受（＝
Ｊけを始めとする主記憶アクセスのための各種制御を行
なうメモリ制御２０部２４、Ｊ３よび主記憶のイニシャ
ル・クリア／診断が実施済みであるか否かを同主記憶の
サイズＳ毎に示すアクセス・チェック・フラグ部２５を
有している。このアクセス・チェック・フラグ部２５は
、選択回路２３から出力される物理アドレスの所定のＶ
位アドレスによりアドレス指定される例えば１ワードが
１ヒツトのＲＡＭで構成される。ここではＲＡＭの各ワ
ードがアクセス・チェック・フラグとじて用いられる。
力チャネル３０から出力される主記憶アクセス用の論理
アドレスのいずれか一方を選択する選択回路２１、選択
回路２１により選択された論理アドレスを物理アドレス
に変換するアドレス変換回路２２１、ｂよびアドレス変
換回路２２から出力される物理アドレスおよびメモソバ
１〜ローラ１２からイニシャル・クリア、・′診断のた
めに出力される物理アドレスのいずれが一方を選択する
選択回路２３を有している。更にメモリインタフェース
１３は、演算部１１、メ七すパ１へローラ１２並ひに入
出力チｔ・ネル３０からの主記憶アクセス要求の受（＝
Ｊけを始めとする主記憶アクセスのための各種制御を行
なうメモリ制御２０部２４、Ｊ３よび主記憶のイニシャ
ル・クリア／診断が実施済みであるか否かを同主記憶の
サイズＳ毎に示すアクセス・チェック・フラグ部２５を
有している。このアクセス・チェック・フラグ部２５は
、選択回路２３から出力される物理アドレスの所定のＶ
位アドレスによりアドレス指定される例えば１ワードが
１ヒツトのＲＡＭで構成される。ここではＲＡＭの各ワ
ードがアクセス・チェック・フラグとじて用いられる。
アクセス・チェック・フラグ部２５はメモツバ１〜ロー
ラ１２によりライＩ〜アクセスされ、メモリ制御部２４
によりリードアクセスされる。
ラ１２によりライＩ〜アクセスされ、メモリ制御部２４
によりリードアクセスされる。
次に第１図の構成の動作を説明する。まずシステム電源
が１９人されると、メモリパトローラ１２は、主記憶の
例えば先頭領域からサイズ５ｌＪ１位でイニシャル・ク
リア／診断を行なうために、主記憶アクセス要求をメモ
リ制御部２４に発行すると共に、主記憶アクセスのため
の物理アドレスを選択回路２３に出力する。メモリ制御
部２４は、メモリパトローラ１２からのアクセス要求の
受付けを行ない、選択回路２３をメモリパトローラ１２
側に切換える。これにより、メ［シバ１〜ローラ１２か
らの物理アドレスがｊバ択回路２３により選択されて主
記憶に供給され、同物理アドレスの指定する主記憶内ｆ
ｒ１域がアドレッシングされる。この結果、メモリパト
ローラ１２は、１記憶内指定領域のイニシャル・タリフ
２フ診断を実施Ｃきる。。
が１９人されると、メモリパトローラ１２は、主記憶の
例えば先頭領域からサイズ５ｌＪ１位でイニシャル・ク
リア／診断を行なうために、主記憶アクセス要求をメモ
リ制御部２４に発行すると共に、主記憶アクセスのため
の物理アドレスを選択回路２３に出力する。メモリ制御
部２４は、メモリパトローラ１２からのアクセス要求の
受付けを行ない、選択回路２３をメモリパトローラ１２
側に切換える。これにより、メ［シバ１〜ローラ１２か
らの物理アドレスがｊバ択回路２３により選択されて主
記憶に供給され、同物理アドレスの指定する主記憶内ｆ
ｒ１域がアドレッシングされる。この結果、メモリパト
ローラ１２は、１記憶内指定領域のイニシャル・タリフ
２フ診断を実施Ｃきる。。
メしリム１−〇−ラ１２は、上記のり１作を、主記憶に
対する物理アドレスをインクリメントしなから操返す。
対する物理アドレスをインクリメントしなから操返す。
この結果、沓ナイズＳの主記憶内領域のイニシャル・ク
リア／診断が、エラーを検出することなく正常に終了し
たものとする。この場合、メモリパトローラ１２は、選
択回路２３から出力されでいる物理アドレスの上位アド
レスの指定するアクセス・チェック・フラグ部２５内フ
ラグをオンする。
リア／診断が、エラーを検出することなく正常に終了し
たものとする。この場合、メモリパトローラ１２は、選
択回路２３から出力されでいる物理アドレスの上位アド
レスの指定するアクセス・チェック・フラグ部２５内フ
ラグをオンする。
次にメモリパトローラ１２は、イニシャル・クリア／診
断済み領域の（ナイズがスイッチ１４の指示するサイズ
（スイッチ１４の指示値ｎＸナイズＳ）に達したか否か
を判断し、達していな【ノれば主記憶の後続するサイズ
Ｓの順瞳に対するイニシャル・クリア／診断を（テなう
。これに対してイニシャル・クリア／診断済み領域のサ
イズがスイッチ１４の指示するサイズ（ｎｓ）に遼して
いれば、演算部１１に対してシステム立上げの動作開始
を指示する。
断済み領域の（ナイズがスイッチ１４の指示するサイズ
（スイッチ１４の指示値ｎＸナイズＳ）に達したか否か
を判断し、達していな【ノれば主記憶の後続するサイズ
Ｓの順瞳に対するイニシャル・クリア／診断を（テなう
。これに対してイニシャル・クリア／診断済み領域のサ
イズがスイッチ１４の指示するサイズ（ｎｓ）に遼して
いれば、演算部１１に対してシステム立上げの動作開始
を指示する。
そし゛Ｃメモリパトローラ１２は、主記憶内の残りの領
１４（イニシャル・クリア／診断の未実施ｆ！４域）を
対象としてサイズＳ １１位でのイニシャル・クリア、
／診断を継続づる。
１４（イニシャル・クリア／診断の未実施ｆ！４域）を
対象としてサイズＳ １１位でのイニシャル・クリア、
／診断を継続づる。
演ｑ部１１は、メモリパトローラ１２よりシステム立上
げの動作開始が指示されると、イニシャルローディング
を始めとづるシステム立上げ動作を行なう。このシステ
ム立上げにより、入出力チャネル３０も動作を開始する
。この結果、システム立上げ動作時には演算部１１およ
びメモリパトローラ１２の主記憶アクビス要求が、シス
テムが立上げられた当初は演算部１１およびメモリパト
ローラ１２、更に【よ入出力チャネル３０の主記憶アク
セス要求が、いずれも同時に発生する可能性がある。そ
こでメモリ制御部２４は、演算部１１、メモリパトロー
ラ１２および入出力チャネル３０からの主記憶アクセス
要求に対する受付けの優先度制御を行なう。ここでは、
メモリパトローラ１２からのアクセス要求の漫先度がｎ
ら高くなっている。
げの動作開始が指示されると、イニシャルローディング
を始めとづるシステム立上げ動作を行なう。このシステ
ム立上げにより、入出力チャネル３０も動作を開始する
。この結果、システム立上げ動作時には演算部１１およ
びメモリパトローラ１２の主記憶アクビス要求が、シス
テムが立上げられた当初は演算部１１およびメモリパト
ローラ１２、更に【よ入出力チャネル３０の主記憶アク
セス要求が、いずれも同時に発生する可能性がある。そ
こでメモリ制御部２４は、演算部１１、メモリパトロー
ラ１２および入出力チャネル３０からの主記憶アクセス
要求に対する受付けの優先度制御を行なう。ここでは、
メモリパトローラ１２からのアクセス要求の漫先度がｎ
ら高くなっている。
メモリあり■部２４は、演算部１１からのアクセス要求
を受付けた場合には演算部１１から出力される論理アド
レスが、入出力チャネル３０がらのアクセス要求を受付
けた場合には入出力チャネル３０から出力される論理ア
ドレスがアドレス変換回路２２に出力されるように、選
択回路２１を切換えゐり瀕する。
を受付けた場合には演算部１１から出力される論理アド
レスが、入出力チャネル３０がらのアクセス要求を受付
けた場合には入出力チャネル３０から出力される論理ア
ドレスがアドレス変換回路２２に出力されるように、選
択回路２１を切換えゐり瀕する。
アドレス変換回路２２は、選択回路２１から２択出力さ
れる演算部１１または入出力チャネル３０からの論理ア
ドレスを物理アドレスに変換し選択回路２３に出力する
。またメモリ制御部２４は、演算部１１または入出力チ
ャネル３０からのアクヒス要求を受付けた場合には、選
択回路２３をアドレス変換回路２２側に切換える。これ
により、アドレス変換回路２２から変換出力される物理
アドレスが選択回路２３によりｉｉ ＩＲされて主記憶
に供給され、同物理アドレスの指定する主記憶内領域が
アドレッシングされるウメモリ制御部２４は、演算部１
１または入出力チャネル３０からのアクセス要求を受付
けた場合、選択回路２３から出力されている吻埋アドレ
スの上位アドレスの指定するアクセス・チェック・フラ
グ部２５内フラグを参照し、同フラグがオン状態にある
か否か、即ら演σ部１１または入出力チャネル３０がア
クセスしようとしている主記憶内領域のイニシャル・ク
リア、・診断が実施演みか否かを判定する。
れる演算部１１または入出力チャネル３０からの論理ア
ドレスを物理アドレスに変換し選択回路２３に出力する
。またメモリ制御部２４は、演算部１１または入出力チ
ャネル３０からのアクヒス要求を受付けた場合には、選
択回路２３をアドレス変換回路２２側に切換える。これ
により、アドレス変換回路２２から変換出力される物理
アドレスが選択回路２３によりｉｉ ＩＲされて主記憶
に供給され、同物理アドレスの指定する主記憶内領域が
アドレッシングされるウメモリ制御部２４は、演算部１
１または入出力チャネル３０からのアクセス要求を受付
けた場合、選択回路２３から出力されている吻埋アドレ
スの上位アドレスの指定するアクセス・チェック・フラ
グ部２５内フラグを参照し、同フラグがオン状態にある
か否か、即ら演σ部１１または入出力チャネル３０がア
クセスしようとしている主記憶内領域のイニシャル・ク
リア、・診断が実施演みか否かを判定する。
しし４ノであれば、該当領域は診断未実施であることか
ら、メモリ制御部２４は同制御部２４によりアクセス要
求が受イ４けられた演算部１１または入出力チャネル３
０に、再試行を指示ブる。この結果、演算部１１または
入出力チャネル３０は、メモリＩＩＩ ＩＩＩ部２４に
より受付番ノられたアクセス要求に対応する処理を一部
アボートし、一定時間接に再試行する。
ら、メモリ制御部２４は同制御部２４によりアクセス要
求が受イ４けられた演算部１１または入出力チャネル３
０に、再試行を指示ブる。この結果、演算部１１または
入出力チャネル３０は、メモリＩＩＩ ＩＩＩ部２４に
より受付番ノられたアクセス要求に対応する処理を一部
アボートし、一定時間接に再試行する。
この再試行によりメモリパトローラ１２との同期がと１
うれる。
うれる。
さＣ、メモリパトローラ１２は、イニシャル・クリア・
診断時において診断結果にエラーがあれば、直らに演算
部１１へ割込み、その動作を停止する。
診断時において診断結果にエラーがあれば、直らに演算
部１１へ割込み、その動作を停止する。
この２．１１込みにより、演算部１１はエラー処理を行
なう。
なう。
なＪ５、第１図の構成においては、メモリパＩ・ローラ
１２の主記憶アクセス傾面を用いることにより、主記憶
のメモリリフレッシュを行なうことが可能である。
１２の主記憶アクセス傾面を用いることにより、主記憶
のメモリリフレッシュを行なうことが可能である。
さて、前記実施例では、メモリパトローラ１２をＣＰ
Ｕ １０内に設けた場合について説明したが、メモリイ
ンタフェース１３に奢目当するメモリコントローラが主
記憶側に設置プられている場合には、メモリム１−ロー
ラ１２を同コンｉ・ローラ内に設【プるようにしてもよ
い。
Ｕ １０内に設けた場合について説明したが、メモリイ
ンタフェース１３に奢目当するメモリコントローラが主
記憶側に設置プられている場合には、メモリム１−ロー
ラ１２を同コンｉ・ローラ内に設【プるようにしてもよ
い。
また、アクセス・ヂｒツク・フラグ部２５を１ワードが
復数ビットのＲＡＭで構成し、各ワードの特定ビットを
、主記憶を構成する物理メモリ領域の有無を示すのに用
いることにより、メ［り制ｉ卸部２４は、演咋部１１お
よび入出力チャネル３ｏがらの主記憶アクセス要求に対
する応答を自らに返すことができる。この場合、メモリ
・ｆナイクル・タイムの短縮が図れる。
復数ビットのＲＡＭで構成し、各ワードの特定ビットを
、主記憶を構成する物理メモリ領域の有無を示すのに用
いることにより、メ［り制ｉ卸部２４は、演咋部１１お
よび入出力チャネル３ｏがらの主記憶アクセス要求に対
する応答を自らに返すことができる。この場合、メモリ
・ｆナイクル・タイムの短縮が図れる。
更に、？ｇ数ビットからなる各ワードの特定ビットを、
イニシャル・クリア／診断でエラーが検出されたことを
示すエラー表示ビットに用い、演専部１１がシステム立
上げ動作を行なう際に、各エラー表示ビットをメモリ制
御部２４経出で（或は直接に）参照することにより、物
理メモリ領域の使用不可のページを予め知ることができ
る。この場合、ｆＡｎ部１１は、システムが稼働状態と
なる前に、メＥり再構成（具体的には、エラー検出状態
が示されているエラー表示ビットに対応するメモリ領域
に物理アドレスが別当てられないようにするためのメ七
り再構成）を行なうことができるので、メモリ領域の一
部の不具合によりシステム全体が使用できなくなる不具
合を無くすことができる。但し、Ｆ記のメモリ再構成は
メモリパトローラ１２によるイニシャル・クリア／診断
が主記憶の全領域について終了した轡に行なうことが好
ましい。この場合、メ［ツバ１〜〇−ラ１２のイニシャ
ル・クリア、診ＩＩＪｉ仙作と例えば演算部１１のシス
テム立上げ動作とを並？Ｔ して行なうことは国費１と
なる。したがって、システム稼動状態前にメモリ再構成
を必要とする場合には、メモリパトローラ１２に代えて
演咋部１１自身がイニシャル・クリア／診断を行なうよ
うにしてｂよい。この場合、スイッチ１４、選＋７ｅ回
路２３は不要となる。なお、上記のメモリ再構成は、例
えばアドレスｆ検回路２２でのアドレス変換テーブル等
の変換ロジックの内容を演算部１１が関換えることによ
り可能となる。
イニシャル・クリア／診断でエラーが検出されたことを
示すエラー表示ビットに用い、演専部１１がシステム立
上げ動作を行なう際に、各エラー表示ビットをメモリ制
御部２４経出で（或は直接に）参照することにより、物
理メモリ領域の使用不可のページを予め知ることができ
る。この場合、ｆＡｎ部１１は、システムが稼働状態と
なる前に、メＥり再構成（具体的には、エラー検出状態
が示されているエラー表示ビットに対応するメモリ領域
に物理アドレスが別当てられないようにするためのメ七
り再構成）を行なうことができるので、メモリ領域の一
部の不具合によりシステム全体が使用できなくなる不具
合を無くすことができる。但し、Ｆ記のメモリ再構成は
メモリパトローラ１２によるイニシャル・クリア／診断
が主記憶の全領域について終了した轡に行なうことが好
ましい。この場合、メ［ツバ１〜〇−ラ１２のイニシャ
ル・クリア、診ＩＩＪｉ仙作と例えば演算部１１のシス
テム立上げ動作とを並？Ｔ して行なうことは国費１と
なる。したがって、システム稼動状態前にメモリ再構成
を必要とする場合には、メモリパトローラ１２に代えて
演咋部１１自身がイニシャル・クリア／診断を行なうよ
うにしてｂよい。この場合、スイッチ１４、選＋７ｅ回
路２３は不要となる。なお、上記のメモリ再構成は、例
えばアドレスｆ検回路２２でのアドレス変換テーブル等
の変換ロジックの内容を演算部１１が関換えることによ
り可能となる。
［発明の効果Ｊ
以上詳述したようにこの発明によれば、主記憶の全領域
のイニシャル・クリア７′診断が終了しなくてもシステ
ム立上げが支ｌＩＩなく行なえ、特に記憶容量の大きい
主記憶のイニシャル・クリア／′診断に伴う侍も時間を
著しく減少できる。
のイニシャル・クリア７′診断が終了しなくてもシステ
ム立上げが支ｌＩＩなく行なえ、特に記憶容量の大きい
主記憶のイニシャル・クリア／′診断に伴う侍も時間を
著しく減少できる。
第１図はこの発明の一実ＩＭ例を示すブロック構成図で
ある。 １１・・・演算部、１２・・・メ〔リバトローラ、２４
・・・メモリ制Ｕｔ＋部、２５・・・アクセス・チェッ
ク・フラグ部、３０・・・入出力チャネル。
ある。 １１・・・演算部、１２・・・メ〔リバトローラ、２４
・・・メモリ制Ｕｔ＋部、２５・・・アクセス・チェッ
ク・フラグ部、３０・・・入出力チャネル。
Claims (1)
- 【特許請求の範囲】 主記憶をアクセスする演算部並びに少なくとも１つの入
出力チャネルを備えたデータ処理装置において、 上記主記憶のイニシャル・クリア／診断が実施済みであ
るか否かを同主記憶の所定サイズ毎に示すアクセス・チ
ェック・フラグ群と、 電源投入時に上記主記憶の予め指定された領域のイニシ
ャル・クリア／診断を上記所定サイズ毎に実施して正常
終了毎に該当する上記アクセス・チェック・フラグをオ
ンすると共に上記領域のイニシャル・クリア／診断の正
常終了時に上記演算部に対してシステム立上げを指示す
る第１診断手段、および同第１診断手段によるイニシャ
ル・クリア／診断が正常終了することにより起動され、
上記主記憶の残り領域のイニシャル・クリア／診断を上
記所定サイズ毎に実施して正常終了毎に該当する上記ア
クセス・チェック・フラグをオンする第２診断手段を有
するメモリ診断手段と、このメモリ診断手段、上記演算
部および上記入出力チャネルからの上記主記憶に対する
アクセス要求の受付け制御を行なうアクセス受付け制御
手段と、 上記演算部および入出力チャネルからの主記憶アクセス
時にアクセス対象となる上記主記憶内領域に対応する上
記アクセス・チェック・フラグを参照し、同フラグの状
態がオフの場合にアクセス元に再試行を指示する再試行
指示手段と、 を具備することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269635A JPS62128345A (ja) | 1985-11-30 | 1985-11-30 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269635A JPS62128345A (ja) | 1985-11-30 | 1985-11-30 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128345A true JPS62128345A (ja) | 1987-06-10 |
| JPH0370262B2 JPH0370262B2 (ja) | 1991-11-07 |
Family
ID=17475096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269635A Granted JPS62128345A (ja) | 1985-11-30 | 1985-11-30 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128345A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0454548A (ja) * | 1990-06-21 | 1992-02-21 | Sharp Corp | 計算機システムのメモリチエック方式 |
| JPH04260147A (ja) * | 1991-02-15 | 1992-09-16 | Nec Corp | ローカルメモリの診断方式 |
| JPH0756818A (ja) * | 1990-02-14 | 1995-03-03 | Internatl Business Mach Corp <Ibm> | コンピュータのシステム記憶装置を試験する方法および装置 |
-
1985
- 1985-11-30 JP JP60269635A patent/JPS62128345A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756818A (ja) * | 1990-02-14 | 1995-03-03 | Internatl Business Mach Corp <Ibm> | コンピュータのシステム記憶装置を試験する方法および装置 |
| JPH0454548A (ja) * | 1990-06-21 | 1992-02-21 | Sharp Corp | 計算機システムのメモリチエック方式 |
| JPH04260147A (ja) * | 1991-02-15 | 1992-09-16 | Nec Corp | ローカルメモリの診断方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370262B2 (ja) | 1991-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633458B2 (ja) | Ｄｍａチヤネル装置及びｄｍａチヤネルの変換装置 | |
| US4028675A (en) | Method and apparatus for refreshing semiconductor memories in multi-port and multi-module memory system | |
| AU651747B2 (en) | Arbitration control logic for computer system having dual bus architecture | |
| US5155833A (en) | Multi-purpose cache memory selectively addressable either as a boot memory or as a cache memory | |
| JPS5922251B2 (ja) | 多数未完情報要求を与えるシステム | |
| KR910017296A (ko) | 멀티-마스터 버스 파이프라이닝 실행방법 및 장치 | |
| JPH02143645U (ja) | ||
| JPH05242010A (ja) | 双方向データ記憶機能付きのバスインターフェースユニットを備えたコンピュータシステム及びその方法 | |
| JPH04262445A (ja) | 割込みコントローラを有するパーソナル・コンピュータ・システム | |
| JP2002259130A (ja) | 情報処理システムおよびその起動制御方法 | |
| JP2000242612A (ja) | メモリ及びバスを共有化したシステム | |
| JPS62128345A (ja) | デ−タ処理装置 | |
| JPS5921047B2 (ja) | 情報要求装置における適応応答を与えるシステム | |
| JPH10133918A (ja) | コンピュータシステム | |
| JP3422308B2 (ja) | データ処理装置 | |
| JPH10240607A (ja) | メモリシステム | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JPH0628243A (ja) | 半導体集積回路 | |
| JP3076155B2 (ja) | マルチプロセッサシステムの初期設定方式 | |
| JPH10283329A (ja) | メモリ排他制御方法 | |
| JPH07319840A (ja) | マルチｃｐｕ装置 | |
| JPH06161974A (ja) | マルチｃｐｕボードの診断方法 | |
| JPS6376041A (ja) | 複数ポ−トに対するデ−タのリ−ド，ライト方式 | |
| JPH03231393A (ja) | Ｉｃカード | |
| JPH05134971A (ja) | コンピユータ装置 |