JPH0370262B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、主記憶のイニシヤル・クリア／診
断機能を有するデータ処理装置に関する。

［発明の技術的背景とその問題点］ 近年、メモリの大容量化が進み、これに伴い主
記憶容量が10MB（メガバイト）以上のシステム
も増えてきている。

さて、データ処理装置においては、電源投入時
において主記憶のイニシヤル・クリア／診断等を
実施するのが一般的である。このイニシヤル・ク
リア／診断に要する時間は、主記憶容量が大きく
なるにつれて増大する。このため主記憶の大容量
化は、イニシヤル・クリア／診断に続くシステム
立上げ等の著しい遅れ（例えば1MBで５〜10秒）
を招く問題があつた。

［発明の目的］ この発明は上記情報に鑑みてなされたものでそ
の目的は、主記憶の全領域のイニシヤル・クリ
ア／診断が終了しなくてもシステム立上げが支障
なく行なえ、特に記憶容量の大きい主記憶のイニ
シヤル・クリア／診断に伴う待ち時間が著しく減
少できるデータ処理装置を提供することにある。

［発明の概要］ この発明では、主記憶のイニシヤル・クリア／
診断を行なう診断手段が演算部から独立に設けら
れる。この診断手段は、主記憶の予め指定された
領域のイニシヤル・クリア／診断を正常終了する
と、演算部に対してシステム立上げを指示する。
これにより演算部は、主記憶の全領域のイニシヤ
ル・クリア／診断の実施を待たずにシステム立上
げを行なうことになる。また、診断手段は、演算
部に対してシステム立上げを指示すると、主記憶
の残り領域のイニシヤル・クリア／診断を続け
る。したがつて本発明では、イニシヤル・クリ
ア／診断と並行して演算部、更には入出力チヤネ
ルの動作が行なわれることになり、待ち時間が減
少する。

この発明では、主記憶のイニシヤル・クリア／
診断が実施済みであるか否かを同主記憶の所定サ
イズ毎に示すアクセス・チエツク・フラグ群が更
に設けられる。診断手段は、主記憶のイニシヤ
ル・クリア／診断を所定サイズ毎に実施し正常終
了毎に該当するアクセス・チエツク・フラグをオ
ンする。したがつて、演算部および入出力チヤネ
ルからの主記憶アクセス時にアクセス対象となる
主記憶内領域に対応するアクセス・チエツク・フ
ラグを参照することにより、同領域に対するイニ
シヤル・クリア／診断が未実施か否かが判別でき
るので、未実施の場合にはアクセス元に再試行を
指示することにより、イニシヤル・クリア／診断
と並行して、演算部、更には入出力チヤルの動作
が行なわれても何等問題とならない。

［発明の実施例］ 第１図はこの発明の一実施例に係るデータ処理
装置のブロツク構成を示す。第１図のデータ処理
装置は、CPU１０および入出力チヤネル３０を
有している。CPU１０は、CPU１０の中心を成
す演算部１１、主記憶（図示せず）のイニシヤ
ル・クリア／診断を所定サイズＳ単位で行なうと
共に演算部１１にシステム立上げを指示するメモ
リパトローラ１２、および主記憶のメモリコント
ローラとして用いられるメモリインタフエース１
３を有している。メモリパトローラ１２には、ス
イツチ１４が接続されている。このスイツチ１４
は、メモリパトローラ１２が演算部１１にシステ
ム立上げを指示する前にイニシヤル・クリア／診
断を実施すべき主記憶内領域のサイズを指示する
のに用いられる。ここでは、スイツチ１４は、上
記サイズＳの整数倍ｎでもつてイニシヤル・クリ
ア／診断を実施すべき主記憶内領域のサイズを指
示するようになつている。

メモリインタフエース１３は、演算部１１およ
び入出力チヤネル３０から出力される主記憶アク
セス用の論理アドレスのいずれか一方を選択する
選択回路２１、選択回路２１により選択された論
理アドレスを物理アドレスに変換するアドレス変
換回路２２、およびアドレス変換回路２２から出
力される物理アドレスおよびメモリパトローラ１
２からイニシヤル・クリア／診断のために出力さ
れる物理アドレスのいずれか一方を選択する選択
回路２３を有している。更にメモリインタフエー
ス１３は、演算部１１、メモリパトローラ１２並
びに入出力チヤネル３０からの主記憶アクセス要
求の受付けを始めとする主記憶アクセスのための
各種制御を行なうメモリ制御部２４、および主記
憶のイニシヤル・クリア／診断が実施済みである
か否かを同主記憶のサイズＳ毎に示すアクセス・
チエツク・フラグ部２５を有している。このアク
セス・チエツク・フラグ部２５は、選択回路２３
から出力される物理アドレスの所定の上位アドレ
スによりアドレス指定される例えば１ワードが１
ビツトのRAMで構成される。ここではRAMの
各ワードがアクセス・チエツク・フラグとして用
いられる。アクセス・チエツク・フラグ部２５は
メモリパトローラ１２によりライトアクセスさ
れ、メモリ制御部２４によりリードアクセスされ
る。

次に第１図の構成の動作を説明する。まずシス
テム電源が投入されると、メモリパトローラ１２
は、主記憶の例えば先頭領域からサイズＳ単位で
イニシヤル・クリア／診断を行なうために、主記
憶アクセス要求をメモリ制御部２４に発行すると
共に、主記憶アクセスのための物理アドレスを選
択回路２３に出力する。メモリ制御部２４は、メ
モリパトローラ１２からのアクセス要求の受付け
を行ない、選択回路２３をメモリパトローラ１２
側に切換える。これにより、メモリパトローラ１
２からの物理アドレスが選択回路２３により選択
されて主記憶に供給され、同物理アドレスの指定
する主記憶内領域がアドレツシングされる。この
結果、メモリパトローラ１２は、主記憶内指定領
域のイニシヤル・クリア／診断を実施できる。

メモリパトローラ１２は、上記の動作を、主記
憶に対する物理アドレスをインクリメントしなが
ら繰返す。この結果、サイズＳの主記憶内領域の
イニシヤル・クリア／診断が、エラーを検出する
ことなく正常に終了したものとする。この場合、
メモリパトローラ１２は、選択回路２３から出力
されている物理アドレスの上位アドレスの指定す
るアクセス・チエツク・フラグ部２５内フラグを
オンする。次にメモリパトローラ１２は、イニシ
ヤル・クリア／診断済み領域のサイズがスイツチ
１４の指示するサイズ（スイツチ１４の指示値ｎ
×サイズＳ）に達したか否かを判断し、達してい
なければ主記憶の後続するサイズＳの領域に対す
るイニシヤル・クリア／診断を行なう。これに対
してイニシヤル・クリア／診断済み領域のサイズ
がスイツチ１４の指示するサイズ（nS）に達し
ていれば、演算部１１に対してシステム立上げの
動作開始を指示する。そしてメモリパトローラ１
２は、主記憶内の残りの領域（イニシヤル・クリ
ア／診断の未実施領域）を対象としてサイズＳ単
位でのイニシヤル・クリア／診断を継続する。

演算部１１は、メモリパトローラ１２よりシス
テム立上げの動作開始が指示されると、イニシヤ
ルローデイングを始めとするシステム立上げ動作
を行なう。このシステム立上げにより、入出力チ
ヤネル３０も動作を開始する。この結果、システ
ム立上げ動作時には演算部１１およびメモリパト
ローラ１２の主記憶アクセス要求が、システムが
立上げられた当初は演算部１１およびメモリパト
ローラ１２、更には入出力チヤネル３０の主記憶
アクセス要求が、いずれも同時に発生する可能性
がある。そこでメモリ制御部２４は、演算部１
１、メモリパトローラ１２および入出力チヤネル
３０からの主記憶アクセス要求に対する受付けの
優先度制御を行なう。ここでは、メモリパトロー
ラ１２からのアクセス要求の優先度が最も高くな
つている。

メモリ制御部２４は、演算部１１からのアクセ
ス要求を受付けた場合には演算部１１から出力さ
れる論理アドレスが、入出力チヤネル３０からの
アクセス要求を受付けた場合には入出力チヤネル
３０から出力される論理アドレスがアドレス変換
回路２２に出力されるように、選択回路２１を切
換え制御する。アドレス変換回路２２は、選択回
路２１から選択出力される演算部１１または入出
力チヤネル３０からの論理アドレスを物理アドレ
スに変換し選択回路２３に出力する。またメモリ
制御部２４は、演算部１１または入出力チヤネル
３０からのアクセス要求を受付けた場合には、選
択回路２３をアドレス変換回路２２側に切換え
る。これにより、アドレス変換回路２２から変換
出力される物理アドレスが選択回路２３により選
択されて主記憶に供給され、同物理アドレスの指
定する主記憶内領域がアドレツシングされる。

メモリ制御部２４は、演算部１１または入出力
チヤネル３０からのアクセス要求を受付けた場
合、選択回路２３から出力されている物理アドレ
スの上位アドレスの指定するアクセス・チエツ
ク・フラグ部２５内フラグを参照し、同フラグが
オン状態にあるか否か、即ち演算部１１または入
出力チヤネル３０がアクセスしようとしている主
記憶内領域のイニシヤル・クリア／診断が実施済
みか否かを判定する。もしオフであれば、該当領
域は診断未実施であることから、メモリ制御部２
４は同制御部２４によりアクセス要求が受付けら
れた演算部１１または入出力チヤネル３０に、再
試行を指示する。この結果、演算部１１または入
出力チヤネル３０は、メモリ制御部２４により受
付けられたアクセス要求に対応する処理を一旦ア
ボートし、一定時間後に再試行する。この再試行
によりメモリパトローラ１２との同期がとられ
る。

さて、メモリパトローラ１２は、イニシヤル・
クリア／診断時において診断結果にエラーがあれ
ば、直ちに演算部１１へ割込み、その動作を停止
する。この割込みにより、演算部１１はエラー処
理を行なう。

なお、第１図の構成においては、メモリパトロ
ーラ１２の主記憶アクセス機能を用いることによ
り、主記憶のメモリフレツシユを行なうことが可
能である。

さて、前記実施例では、メモリパトローラ１２
をCPU１０内に設けた場合について説明したが、
メモリインタフエース１３に相当するメモリコン
トローラが主記憶側に設けられている場合には、
メモリパトローラ１２を同コントローラ内に設け
るようにしてもよい。

また、アクセス・チエツク・フラグ部２５を１
ワードが複数ビツトのRAMで構成し、各ワード
の特定ビツトを、主記憶を構成する物理メモリ領
域の有無を示すのに用いることにより、メモリ制
御部２４は、演算部１１および入出力チヤネル３
０からの主記憶アクセス要求に対する応答を直ち
に返すことができる。この場合、メモリ・サイク
ル・タイムの短縮が図れる。

更に、複数ビツトからなる各ワードの特定ビツ
トを、イニシヤル・クリア／診断でエラーが検出
されたことを示すエラー表示ビツトに用い、演算
部１１がシステム立上げ動作を行なう際に、各エ
ラー表示ビツトをメモリ制御部２４経由で（或は
直接に）参照することにより、物理メモリ領域の
使用不可のページを予め知ることができる。この
場合、演算部１１は、システムが稼働状態となる
前に、メモリ再構成（具体的には、エラー検出状
態が示されているエラー表示ビツトに対応するメ
モリ領域に物理アドレスが割当てられないように
するためのメモリ再構成）を行なうことができる
ので、メモリ領域の一部の不具合によりシステム
全体が使用できなくなる不具合を無くすことがで
きる。但し、上記のメモリ再構成はメモリパトロ
ーラ１２によるイニシヤル・クリア／診断が主記
憶の全領域について終了した後に行なうことが好
ましい。この場合、メモリパトローラ１２のイニ
シヤル・クリア／診断動作と例えば演算部１１の
システム立上げ動作とを並行して行なうことは困
難である。したがつて、システム稼働状態前にメ
モリ再構成を必要とする場合には、メモリパトロ
ーラ１２に代えて演算部１１自身がイニシヤル・
クリア／診断を行なうようにしてもよい。この場
合、スイツチ１４、選択回路２３は不要となる。
なお、上記のメモリ再構成は、例えばアドレス変
換回路２２でのアドレス変換テーブル等の変換ロ
ジツクの内容を演算部１１が書換えることにより
可能となる。

［発明の効果］ 以上詳述したようにこの発明によれば、主記憶
の全領域のイニシヤル・クリア／診断が終了しな
くてもシステム立上げが支障なく行なえ、特に記
憶容量の大きい主記憶のイニシヤル・クリア／診
断に伴う待ち時間を著しく減少できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク構
成図である。 １１…演算部、１２…メモリパトローラ、２４
…メモリ制御部、２５…アクセス・チエツク・フ
ラグ部、３０…入出力チヤネル。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶をアクセスする演算部並びに少なくと
   も１つの入出力チヤネルを備えたデータ処理装置
   において、 上記主記憶のイニシヤル・クリア／診断が実施
   済みであるか否かを同主記憶の所定サイズ毎に示
   すアクセス・チエツク・フラグ群と、 電源投入時に上記主記憶の予め指定された領域
   のイニシヤル・クリア／診断を上記所定サイズ毎
   に実施して正常終了毎に該当する上記アクセス・
   チエツク・フラグをオンすると共に上記領域のイ
   ニシヤル・クリア／診断の正常終了時に上記演算
   部に対してシステム立上げを指示する第１診断手
   段、および同第１診断手段によるイニシヤル・ク
   リア／診断が正常終了することにより起動され、
   上記主記憶の残り領域のイニシヤル・クリア／診
   断を上記所定サイズ毎に実施して正常終了毎に該
   当する上記アクセス・チエツク・フラグをオンす
   る第２診断手段を有するメモリ診断手段と、 このメモリ診断手段、上記演算部および上記入
   出力チヤネルからの上記主記憶に対するアクセス
   要求の受付け制御を行なうアクセス受付け制御手
   段と、 上記演算部および入出力チヤネルからの主記憶
   アクセス時にアクセス対象となる上記主記憶内領
   域に対応する上記アクセス・チエツク・フラグを
   参照し、同フラグの状態がオフの場合にアクセス
   元に再試行を指示する再試行指示手段と、 を具備することを特徴とするデータ処理装置。