JPH0756818A - コンピュータのシステム記憶装置を試験する方法および装置 - Google Patents
コンピュータのシステム記憶装置を試験する方法および装置Info
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- JPH0756818A JPH0756818A JP3014723A JP1472391A JPH0756818A JP H0756818 A JPH0756818 A JP H0756818A JP 3014723 A JP3014723 A JP 3014723A JP 1472391 A JP1472391 A JP 1472391A JP H0756818 A JPH0756818 A JP H0756818A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【目的】 システム起動時のコンピュータ装置における
システム記憶装置を短時間に試験する装置および方法を
提供する。 【構成】 記憶装置の最初のブロックが試験され、起動
シーケンス中に有効または無効であるとしてマークされ
る。オペレーティングシステムアプリケーションを最初
のブロックにロードでき、かつ正常に動作し、残りのシ
ステム記憶装置を試験するために同時プロセスが呼出さ
れる。これにより残りのシステム記憶装置を試験でき、
装置の正常な動作中に有効であるとマークされる。
システム記憶装置を短時間に試験する装置および方法を
提供する。 【構成】 記憶装置の最初のブロックが試験され、起動
シーケンス中に有効または無効であるとしてマークされ
る。オペレーティングシステムアプリケーションを最初
のブロックにロードでき、かつ正常に動作し、残りのシ
ステム記憶装置を試験するために同時プロセスが呼出さ
れる。これにより残りのシステム記憶装置を試験でき、
装置の正常な動作中に有効であるとマークされる。
Description
【０００１】
【産業上の利用分野】本発明は全体としてデジタルコン
ピュータ装置に関するものであり、さらに詳しくいえ
ば、コンピュータ装置における記憶装置を試験する装置
および方法に関するものである。
ピュータ装置に関するものであり、さらに詳しくいえ
ば、コンピュータ装置における記憶装置を試験する装置
および方法に関するものである。
【０００２】
【従来の技術】コンピュータ装置の動作が開始される
と、その選択してあるデータパターンを全てのキャラク
タ場所に書き込み、かつそれらの記憶場所を読み出し
て、それらが正しいかどうかを調べることにより、主シ
ステム記憶装置を試験することが一般的なやり方であ
る。こうすることにより、どの記憶場所が正しいかを装
置は判定でき、かつ不適当な場所が用いられないように
不適当な場所にしるしをつけることができる。記憶装置
の試験は電力が最初に供給された時に一般に行われ、時
にはあるシステムリセットの後で行われる。そのような
記憶装置の試験が一部を成しているコンピュータ装置の
再スタートプロセスは、システムブート（ブートストラ
ップ）、またはIPL （初期プログラムロード）としばし
ば呼ばれる。
と、その選択してあるデータパターンを全てのキャラク
タ場所に書き込み、かつそれらの記憶場所を読み出し
て、それらが正しいかどうかを調べることにより、主シ
ステム記憶装置を試験することが一般的なやり方であ
る。こうすることにより、どの記憶場所が正しいかを装
置は判定でき、かつ不適当な場所が用いられないように
不適当な場所にしるしをつけることができる。記憶装置
の試験は電力が最初に供給された時に一般に行われ、時
にはあるシステムリセットの後で行われる。そのような
記憶装置の試験が一部を成しているコンピュータ装置の
再スタートプロセスは、システムブート（ブートストラ
ップ）、またはIPL （初期プログラムロード）としばし
ば呼ばれる。
【０００３】
【発明が解決しようとする課題】コンピュータ装置に用
いられる主記憶装置の量が増加するにつれて、装置のコ
ンピュータ装置を試験するために要する時間が長くな
る。数＋メガバイトの記憶装置を有するコンピュータ装
置が一般的になったのは比較的最近のことである。未来
の装置は百メガバイトまたは数百メガバイトの記憶装置
を有するものと予測される。そのような装置において主
記憶装置を試験するために要する時間は非常に長くな
る。記憶装置が試験されるまでは装置の記憶装置を用い
てプログラムを実行することはできないから、生産的な
用途に装置を使用できるまでに長い遅延時間がかかる。
いられる主記憶装置の量が増加するにつれて、装置のコ
ンピュータ装置を試験するために要する時間が長くな
る。数＋メガバイトの記憶装置を有するコンピュータ装
置が一般的になったのは比較的最近のことである。未来
の装置は百メガバイトまたは数百メガバイトの記憶装置
を有するものと予測される。そのような装置において主
記憶装置を試験するために要する時間は非常に長くな
る。記憶装置が試験されるまでは装置の記憶装置を用い
てプログラムを実行することはできないから、生産的な
用途に装置を使用できるまでに長い遅延時間がかかる。
【０００４】いくつかのコンピュータ装置ではブート時
間における装置の記憶装置の試験は単に省略され、また
はユーザーの希望でのみ行われる。多くの場合には、記
憶装置の試験を省略することにより何も問題は起らな
い。というのは、コンピュータ半導体記憶装置の信頼度
が高いからである。しかし、問題はたまには起り、検査
を行わない危険は高いことがある。コンピュータ装置で
用いられる主記憶装置の量が増すと、１つまたは複数の
不適当な記憶場所が生ずる機会が増す。このことは、記
憶装置の試験は、一般にそれらのコンピュータ装置にと
ってより重要であることを意味する。その試験には最も
長い時間を要する。
間における装置の記憶装置の試験は単に省略され、また
はユーザーの希望でのみ行われる。多くの場合には、記
憶装置の試験を省略することにより何も問題は起らな
い。というのは、コンピュータ半導体記憶装置の信頼度
が高いからである。しかし、問題はたまには起り、検査
を行わない危険は高いことがある。コンピュータ装置で
用いられる主記憶装置の量が増すと、１つまたは複数の
不適当な記憶場所が生ずる機会が増す。このことは、記
憶装置の試験は、一般にそれらのコンピュータ装置にと
ってより重要であることを意味する。その試験には最も
長い時間を要する。
【０００５】したがって、コンピュータ装置の全ての主
記憶装置を試験する装置と方法を得ることが望ましい。
更に、コンピュータ装置がブートされた時に長い時間を
要することなしに装置の記憶装置を試験するそのような
装置と方法が望ましい。
記憶装置を試験する装置と方法を得ることが望ましい。
更に、コンピュータ装置がブートされた時に長い時間を
要することなしに装置の記憶装置を試験するそのような
装置と方法が望ましい。
【０００６】したがって、本発明の目的は、装置の全記
憶装置を検査できるコンピュータ装置の記憶装置を試験
する装置と方法を得ることである。
憶装置を検査できるコンピュータ装置の記憶装置を試験
する装置と方法を得ることである。
【０００７】本発明の別の目的は、コンピュータ装置を
使用できるまでに試験によりひき起される遅延を最も短
くするそのような装置および方法を得ることである。
使用できるまでに試験によりひき起される遅延を最も短
くするそのような装置および方法を得ることである。
【０００８】本発明の更に別の目的は、任意の量の主シ
ステム記憶装置を有するコンピュータ装置に使用できる
そのような装置および方法を得ることである。
ステム記憶装置を有するコンピュータ装置に使用できる
そのような装置および方法を得ることである。
【０００９】
【発明の概要】本発明によれば記憶装置の最初のブロッ
クが試験され、起動シーケンス中に有効または無効であ
るとしてマークされる。オペレーティングシステムアプ
リケーションを最初のブロックにロードでき、かつ正常
に動作し、残りのシステム記憶装置を試験するために同
時プロセスが呼出される。これにより残りのシステム記
憶装置を試験でき、装置の正常な動作中に有効であると
マークされる。
クが試験され、起動シーケンス中に有効または無効であ
るとしてマークされる。オペレーティングシステムアプ
リケーションを最初のブロックにロードでき、かつ正常
に動作し、残りのシステム記憶装置を試験するために同
時プロセスが呼出される。これにより残りのシステム記
憶装置を試験でき、装置の正常な動作中に有効であると
マークされる。
【００１０】したがって、本発明によれば、装置の起動
中にコンピュータ装置の主装置を短時間で試験する装置
および方法が得られる。
中にコンピュータ装置の主装置を短時間で試験する装置
および方法が得られる。
【００１１】
【実施例】まず図１を参照して、参照番号１０で全体的
に示されているコンピュータ装置が、中央処理装置１４
へ接続されている主システム記憶装置１２を含む。典型
的には磁気装置または光学的装置である大容量記憶装置
１６が中央処理装置１４へ接続される。入力装置／出力
装置、通信バス、および記憶装置管理装置のような、装
置１０の種々の部分は周知であり、図１には示されてい
ないが、装置には通常含まれる。
に示されているコンピュータ装置が、中央処理装置１４
へ接続されている主システム記憶装置１２を含む。典型
的には磁気装置または光学的装置である大容量記憶装置
１６が中央処理装置１４へ接続される。入力装置／出力
装置、通信バス、および記憶装置管理装置のような、装
置１０の種々の部分は周知であり、図１には示されてい
ないが、装置には通常含まれる。
【００１２】主記憶装置１２は、本発明の目的のため
に、３つの領域に概念的に分割できる。不揮発性記憶装
置１８がプログラムとデータを供給する。電力が装置１
０へ供給されない時はそれらのプログラムとデータを装
置１０は保持しなければならない。残りの、揮発性記憶
装置は最初に試験されるブロック２０と動的に試験され
るブロック２２に分割される。
に、３つの領域に概念的に分割できる。不揮発性記憶装
置１８がプログラムとデータを供給する。電力が装置１
０へ供給されない時はそれらのプログラムとデータを装
置１０は保持しなければならない。残りの、揮発性記憶
装置は最初に試験されるブロック２０と動的に試験され
るブロック２２に分割される。
【００１３】不揮発性記憶装置１８はこの技術において
知られており、たとえば、バックアップ用の電池を一体
として有するEEPROMまたはCMOSで構成できる。それは、
磁気ディスクのような媒体上の既知の場所に記憶するこ
ともできる。揮発性記憶装置２０、２２は典型的にはDR
AMである。中央処理装置１４は記憶装置管理装置（図示
せず）と、主システム記憶装置１２へ接続されている記
憶装置キャッシュとを含むと一般的に予測される。
知られており、たとえば、バックアップ用の電池を一体
として有するEEPROMまたはCMOSで構成できる。それは、
磁気ディスクのような媒体上の既知の場所に記憶するこ
ともできる。揮発性記憶装置２０、２２は典型的にはDR
AMである。中央処理装置１４は記憶装置管理装置（図示
せず）と、主システム記憶装置１２へ接続されている記
憶装置キャッシュとを含むと一般的に予測される。
【００１４】装置１０へ電力が供給されると、中央処理
装置１４は、不揮発性記憶装置１８に記憶されているプ
ログラムとデータを用いて、自身を動作へブートストラ
ップする。それから、装置１０は、最初に試験されるブ
ロック２０に対して記憶装置試験だけを行う。記憶装置
ブロック２０がひとたび試験されると、ブートシーケン
スが終了され、オペレーティングシステムが大容量記憶
装置１６から最初のブロック２０へロードされる。この
時に装置の正常な動作を開始でき、試験され、正しいと
マークされた記憶装置１２の部分を示すビットマップが
システム記憶装置１２内に保持されている。
装置１４は、不揮発性記憶装置１８に記憶されているプ
ログラムとデータを用いて、自身を動作へブートストラ
ップする。それから、装置１０は、最初に試験されるブ
ロック２０に対して記憶装置試験だけを行う。記憶装置
ブロック２０がひとたび試験されると、ブートシーケン
スが終了され、オペレーティングシステムが大容量記憶
装置１６から最初のブロック２０へロードされる。この
時に装置の正常な動作を開始でき、試験され、正しいと
マークされた記憶装置１２の部分を示すビットマップが
システム記憶装置１２内に保持されている。
【００１５】最初に試験されたブロック２０にロードさ
れたオペレーティングシステムは多重処理をサポートす
ることが好ましく、かつ、背景プロセスの性能をストリ
ングなくともサポートすべきである。オペレーティング
システムは要求ページ付き仮想記憶装置であることも好
ましい。したがって、そのオペレーティングシステムが
その内部で実行する仮想記憶装置空間は、実際に利用で
きる物理的記憶装置の量に影響を受けることはない。記
憶装置試験プロセスがオペレーティングシステムにより
開始されて、動的に試験される記憶装置ブロック２２を
試験するために用いられ、他の場合にはオペレーティン
グシステムは正常に動作する。これにより、装置の機能
の残りの部分が正常に動作している間に、動的に試験さ
れるブロック２２を試験できる。この技術を用いて、全
ての主記憶装置１２を試験する前に、より長い実際の経
過時間が実際に求められる。しかし、正常なシステム動
作を開始できるまでに経験される遅延時間ははるかに短
くできる。
れたオペレーティングシステムは多重処理をサポートす
ることが好ましく、かつ、背景プロセスの性能をストリ
ングなくともサポートすべきである。オペレーティング
システムは要求ページ付き仮想記憶装置であることも好
ましい。したがって、そのオペレーティングシステムが
その内部で実行する仮想記憶装置空間は、実際に利用で
きる物理的記憶装置の量に影響を受けることはない。記
憶装置試験プロセスがオペレーティングシステムにより
開始されて、動的に試験される記憶装置ブロック２２を
試験するために用いられ、他の場合にはオペレーティン
グシステムは正常に動作する。これにより、装置の機能
の残りの部分が正常に動作している間に、動的に試験さ
れるブロック２２を試験できる。この技術を用いて、全
ての主記憶装置１２を試験する前に、より長い実際の経
過時間が実際に求められる。しかし、正常なシステム動
作を開始できるまでに経験される遅延時間ははるかに短
くできる。
【００１６】図２を参照すると、この図には本発明によ
って利用される好適な過程を示すフローチャートが示さ
れている。装置に電力が供給されると、または記憶装置
の試験が望まれるシステムリセットが行われると、最初
のブートシーケンスを行う（ステップ３０）。ブートシ
ーケンスは、最初の記憶装置ブロックの試験（ステップ
３２）と、それに続く、主オペレーティングシステムを
主記憶装置へロードすること（ステップ３４）とを含
む。
って利用される好適な過程を示すフローチャートが示さ
れている。装置に電力が供給されると、または記憶装置
の試験が望まれるシステムリセットが行われると、最初
のブートシーケンスを行う（ステップ３０）。ブートシ
ーケンスは、最初の記憶装置ブロックの試験（ステップ
３２）と、それに続く、主オペレーティングシステムを
主記憶装置へロードすること（ステップ３４）とを含
む。
【００１７】あるシステムにおいては、オペレーティン
グシステムの全体がステップ３４でロードされる。非常
に大規模で複雑なオペレーティングシステムを有する別
のシステムにおいては、ステップ３４においてオペレー
ティングシステムの一部を主記憶装置にロードすること
だけが望ましいことがある。ロードされる部分は同時プ
ロセスのサポートを可能にするのに十分でなければなら
ない。それから、ステップ３６において、同時記憶装置
試験プロセスを開始し、残りのオペレーティングシステ
ムがあれば、それのロードを終る（ステップ３８）。こ
の時に、ユーザーと、その他のアプリケーションは処理
を正常なやり方で開始できる（ステップ４０）。
グシステムの全体がステップ３４でロードされる。非常
に大規模で複雑なオペレーティングシステムを有する別
のシステムにおいては、ステップ３４においてオペレー
ティングシステムの一部を主記憶装置にロードすること
だけが望ましいことがある。ロードされる部分は同時プ
ロセスのサポートを可能にするのに十分でなければなら
ない。それから、ステップ３６において、同時記憶装置
試験プロセスを開始し、残りのオペレーティングシステ
ムがあれば、それのロードを終る（ステップ３８）。こ
の時に、ユーザーと、その他のアプリケーションは処理
を正常なやり方で開始できる（ステップ４０）。
【００１８】ステップ３６で開始された記憶装置試験処
理は子処理であることが望ましい。その子処理は、予め
選択されたデータパターンを全ての記憶場所に書き込
み、かつ読み出すことにより記憶場所を単に試験して、
それらの記憶場所が機能することを確かめる。希望によ
っては、２つ以上の試験パターンを各場所に書き込むこ
とができる。１つまたは数個の物理的記憶装置ページの
ような記憶装置の小部分を子処理により１度に試験する
（ステップ４２）。正しい記憶場所を識別するために仮
想記憶装置マネージャにより用いられる物理的記憶装置
のビットマップに適切なビットを書き込むことにより、
正しいページが報告される（ステップ４４）。記憶装置
試験処理が終らないとすると（ステップ４６）、制御は
ステップ４２へ戻って付加記憶装置を試験する。ステッ
プ４６における試験が、主記憶装置２２の動的に試験さ
れる全ての部分が試験されたとすると、記憶装置の試験
に関連する子処理が終る（ステップ４８）。
理は子処理であることが望ましい。その子処理は、予め
選択されたデータパターンを全ての記憶場所に書き込
み、かつ読み出すことにより記憶場所を単に試験して、
それらの記憶場所が機能することを確かめる。希望によ
っては、２つ以上の試験パターンを各場所に書き込むこ
とができる。１つまたは数個の物理的記憶装置ページの
ような記憶装置の小部分を子処理により１度に試験する
（ステップ４２）。正しい記憶場所を識別するために仮
想記憶装置マネージャにより用いられる物理的記憶装置
のビットマップに適切なビットを書き込むことにより、
正しいページが報告される（ステップ４４）。記憶装置
試験処理が終らないとすると（ステップ４６）、制御は
ステップ４２へ戻って付加記憶装置を試験する。ステッ
プ４６における試験が、主記憶装置２２の動的に試験さ
れる全ての部分が試験されたとすると、記憶装置の試験
に関連する子処理が終る（ステップ４８）。
【００１９】図３は、本発明に使用するために不揮発性
記憶装置１８に記憶することが好ましい情報を示すデー
タ構造５０を示す。ビット定義値５２が、仮想記憶装置
マネージャによりアクセスされる物理的記憶装置ビット
マップに入れられる各ビットに対応する記憶装置ブロッ
クのサイズを示す。この値はバイト、語またはページで
装置１０の構成に従って表すことができる。
記憶装置１８に記憶することが好ましい情報を示すデー
タ構造５０を示す。ビット定義値５２が、仮想記憶装置
マネージャによりアクセスされる物理的記憶装置ビット
マップに入れられる各ビットに対応する記憶装置ブロッ
クのサイズを示す。この値はバイト、語またはページで
装置１０の構成に従って表すことができる。
【００２０】最初のブロックサイズエントリー５４が最
初に試験されるブロック２０のサイズを示し、希望に応
じて物理的ページまたはその他の測定量で表すことがで
きる。最初のブロック５５のための開始場所が設けられ
て、最初のブロックを物理的記憶装置のどこかで見つけ
ることができるようにする。多くの装置においては開始
ブロック５５を省くことができる。最初のブロックは記
憶場所０または他のあるデフォールト場所で開始され
る。全記憶装置サイズ値５６は装置に存在する揮発性記
憶装置２０と２２の総量を示し、または、希望によって
は、動的に試験されるブロック２２のサイズに対する値
をとくに記憶するために使用できる。装置１０に存在す
る物理的主記憶装置の量が変えられると、値５４、５６
を変えることができる。
初に試験されるブロック２０のサイズを示し、希望に応
じて物理的ページまたはその他の測定量で表すことがで
きる。最初のブロック５５のための開始場所が設けられ
て、最初のブロックを物理的記憶装置のどこかで見つけ
ることができるようにする。多くの装置においては開始
ブロック５５を省くことができる。最初のブロックは記
憶場所０または他のあるデフォールト場所で開始され
る。全記憶装置サイズ値５６は装置に存在する揮発性記
憶装置２０と２２の総量を示し、または、希望によって
は、動的に試験されるブロック２２のサイズに対する値
をとくに記憶するために使用できる。装置１０に存在す
る物理的主記憶装置の量が変えられると、値５４、５６
を変えることができる。
【００２１】図４は記憶装置管理装置６０と、物理的記
憶装置ビットマップ６２と、同時記憶装置試験処理６４
との間の関係を示す。記憶装置管理装置６０は、どの記
憶装置ページを使用のために利用できるかを決定するた
めに、アドレス翻訳表６６をアクセスする。アドレス翻
訳表６６は仮想記憶装置マネージャ６８により、ビット
マップ６２において利用できる情報から更新される。付
加記憶装置の試験を反映するためにビットマップ６２が
更新されると、仮想記憶装置マネージャ６８は、記憶装
置管理装置６０が使用するためにアドレス翻訳表６６を
更新する。
憶装置ビットマップ６２と、同時記憶装置試験処理６４
との間の関係を示す。記憶装置管理装置６０は、どの記
憶装置ページを使用のために利用できるかを決定するた
めに、アドレス翻訳表６６をアクセスする。アドレス翻
訳表６６は仮想記憶装置マネージャ６８により、ビット
マップ６２において利用できる情報から更新される。付
加記憶装置の試験を反映するためにビットマップ６２が
更新されると、仮想記憶装置マネージャ６８は、記憶装
置管理装置６０が使用するためにアドレス翻訳表６６を
更新する。
【００２２】ビットマップ６２はビットのアレイであっ
て、各ビットは、ビット定義値５２で定義された１つま
たは複数の物理的ページに対応する。通常は装置内のど
こかの半導体装置の障害のために１つまたは複数の記憶
場所が不適当なとすると、それらの無効な場所はビット
マップ６２内で反映され、プログラムまたはデータを記
憶するために、アドレス翻訳表６６に表にまとめられる
ことはない。
て、各ビットは、ビット定義値５２で定義された１つま
たは複数の物理的ページに対応する。通常は装置内のど
こかの半導体装置の障害のために１つまたは複数の記憶
場所が不適当なとすると、それらの無効な場所はビット
マップ６２内で反映され、プログラムまたはデータを記
憶するために、アドレス翻訳表６６に表にまとめられる
ことはない。
【００２３】ブートシーケンス中は、ビットマップ６２
が初期設定されて全ての記憶場所が無効であることを示
し、正しいページまたはページ群が、最初の記憶装置試
験中に正しいとそこでマークされる。次に仮想記憶装置
マネージャ６８が最初の記憶装置試験の結果をアドレス
翻訳表６６へ書き込む。記憶装置管理装置６０に関する
限りは、試験されて不適当なと判定された物理的ページ
と、もまだ試験されていないものとの間に違いはない。
が初期設定されて全ての記憶場所が無効であることを示
し、正しいページまたはページ群が、最初の記憶装置試
験中に正しいとそこでマークされる。次に仮想記憶装置
マネージャ６８が最初の記憶装置試験の結果をアドレス
翻訳表６６へ書き込む。記憶装置管理装置６０に関する
限りは、試験されて不適当なと判定された物理的ページ
と、もまだ試験されていないものとの間に違いはない。
【００２４】同時記憶装置試験処理６４は、小さい記憶
装置ブロックの試験に合格すると、ビットマップ６２の
中の適切なビットをセットすることにより、正しいとマ
ークする。仮想記憶装置マネージャ６８はビットマップ
６２を定期的に検査し、アドレス翻訳表６６を更新す
る。それらの物理的記憶場所を記憶装置管理装置６０が
使用するためにいま利用できる。同時記憶装置試験プロ
セスの実行が続行されると、ビットマップ６２はますま
す多くの物理的記憶装置を使用のために利用できること
を反映する。
装置ブロックの試験に合格すると、ビットマップ６２の
中の適切なビットをセットすることにより、正しいとマ
ークする。仮想記憶装置マネージャ６８はビットマップ
６２を定期的に検査し、アドレス翻訳表６６を更新す
る。それらの物理的記憶場所を記憶装置管理装置６０が
使用するためにいま利用できる。同時記憶装置試験プロ
セスの実行が続行されると、ビットマップ６２はますま
す多くの物理的記憶装置を使用のために利用できること
を反映する。
【００２５】記憶装置ビットマップ６２のサイズは、装
置１０に実際に存在する主記憶装置の量に依存する。ビ
ットマップ６２内の各１ビットエントリーに一致する記
憶装置ブロックのサイズを決定するためにビット定義値
５２が用いられる。これは、極めて大型の記憶装置１２
に対してビットマップ６２があまりに大きく成長するこ
とを、ビットマップ６２内の各ビットに対応するブロッ
クサイズを増大することにより、それを用いて阻止でき
る。
置１０に実際に存在する主記憶装置の量に依存する。ビ
ットマップ６２内の各１ビットエントリーに一致する記
憶装置ブロックのサイズを決定するためにビット定義値
５２が用いられる。これは、極めて大型の記憶装置１２
に対してビットマップ６２があまりに大きく成長するこ
とを、ビットマップ６２内の各ビットに対応するブロッ
クサイズを増大することにより、それを用いて阻止でき
る。
【００２６】本発明を用いた時に達成できる時間短縮の
範囲を簡単な例が示す。２００メガバイトの主システム
記憶装置が存在するものと仮定すると、１秒間に１メガ
バイトの速さでその記憶装置を通常試験できる。また、
オペレーティングシステムを効率的に実行するために少
なくとも６メガバイトの物理的記憶装置を必要とすると
仮定すると、入力／出力装置テスタおよび初期設定のよ
うな種々のアプリケーションと、その他の種々のシステ
ムハンスキーピングアプリケーションが効率的な動作の
ために少なくとも４メガバイトを必要とする。最初に物
理的記憶装置全体を試験するために２００秒間待つ代り
に、最初に１０メガバイトのブロック１０を１０秒間で
試験し、それからオペレーティングシステムをロードす
る。最初の１０メガバイトブロック内で、それに接続で
きる他の装置との試験通信を含めて、装置へ接続されて
いる種々の入力装置／出力装置の初期段階と試験を行う
ためにアプリケーションを実行できる。オペレーション
を開始するプロセスの１つが、不適当なと最初にマーク
された残りの主記憶装置に対して記憶装置の試験を行う
ことを許された主記憶装置に対して記憶装置の試験を行
うことを許された特殊なシステムプロセスである。時間
の経過につれて、ますます多くの物理的記憶装置が利用
できるようになる。これは、要求される仮想記憶装置ペ
ージングが減少するにつれて装置の動作速度を向上させ
る傾向がある。装置の記憶装置全体を試験する前に経過
した実際の時間を、ブート時間において試験されるもの
とした時に用いられる２００秒よりはるかに長くなるこ
とがある。
範囲を簡単な例が示す。２００メガバイトの主システム
記憶装置が存在するものと仮定すると、１秒間に１メガ
バイトの速さでその記憶装置を通常試験できる。また、
オペレーティングシステムを効率的に実行するために少
なくとも６メガバイトの物理的記憶装置を必要とすると
仮定すると、入力／出力装置テスタおよび初期設定のよ
うな種々のアプリケーションと、その他の種々のシステ
ムハンスキーピングアプリケーションが効率的な動作の
ために少なくとも４メガバイトを必要とする。最初に物
理的記憶装置全体を試験するために２００秒間待つ代り
に、最初に１０メガバイトのブロック１０を１０秒間で
試験し、それからオペレーティングシステムをロードす
る。最初の１０メガバイトブロック内で、それに接続で
きる他の装置との試験通信を含めて、装置へ接続されて
いる種々の入力装置／出力装置の初期段階と試験を行う
ためにアプリケーションを実行できる。オペレーション
を開始するプロセスの１つが、不適当なと最初にマーク
された残りの主記憶装置に対して記憶装置の試験を行う
ことを許された主記憶装置に対して記憶装置の試験を行
うことを許された特殊なシステムプロセスである。時間
の経過につれて、ますます多くの物理的記憶装置が利用
できるようになる。これは、要求される仮想記憶装置ペ
ージングが減少するにつれて装置の動作速度を向上させ
る傾向がある。装置の記憶装置全体を試験する前に経過
した実際の時間を、ブート時間において試験されるもの
とした時に用いられる２００秒よりはるかに長くなるこ
とがある。
【００２７】以上、本発明の好適な実施例をダイナミッ
クRAM に適用した例について説明したが、本発明はどの
ような用途にも応用できる。本発明はSRAMの試験、また
は物理的アドレスマップの選択された部分中の不揮発性
記憶装置RAM の発生を試験するために使用できる不揮発
性記憶装置が存在するかどうか、およびそれらが正しい
かどうか、を調べるために、CRC その他の既知の検査技
術を用いて不揮発性記憶装置を試験できる。
クRAM に適用した例について説明したが、本発明はどの
ような用途にも応用できる。本発明はSRAMの試験、また
は物理的アドレスマップの選択された部分中の不揮発性
記憶装置RAM の発生を試験するために使用できる不揮発
性記憶装置が存在するかどうか、およびそれらが正しい
かどうか、を調べるために、CRC その他の既知の検査技
術を用いて不揮発性記憶装置を試験できる。
【００２８】以上、本発明を好適な実施例についてとく
に説明したが、本発明の要旨および範囲を逸脱すること
なしに態様および細部を変更できることを当業者はわか
るであろう。
に説明したが、本発明の要旨および範囲を逸脱すること
なしに態様および細部を変更できることを当業者はわか
るであろう。
【図１】本発明を利用するコンピュータ装置の一部のブ
ロック図。
ロック図。
【図２】本発明に従ってシステム記憶装置を試験する方
法のフローチャート。
法のフローチャート。
【図３】本発明で利用される不揮発性記憶装置に記憶す
ることが好ましい情報を示すデータ構造図。
ることが好ましい情報を示すデータ構造図。
【図４】記憶装置管理によるビットマップの使用を示す
ブロック図。
ブロック図。
１０ コンピュータ装置 １２ 主記憶装置 １４ 中央処理装置 １６ 大容量記憶装置 １８ 不揮発性記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット、ライアン、ポーター アメリカ合衆国テキサス州、オースチン、 グレート、ヒルズ、トレイル、9417 (72)発明者 ウィリアム、ケイン、リチャードソン アメリカ合衆国テキサス州、ラウンド、ロ ック、オーク、メドー、2615 (72)発明者 ポール、ジュリアス、ロイ アメリカ合衆国テキサス州、ラウンド、ロ ック、ディア、ラン、902
Claims (13)
- 【請求項１】記憶装置の第１の部分を試験する過程と、 第１の記憶装置部分にオペレーティングシステムをロー
ドし、それの実行を開始する過程と、 残りの記憶装置を試験するためのプロセスを開始する過
程と、 装置の正常な動作と同時に残りの記憶装置を試験する過
程と、を備えるコンピュータのシステム記憶装置を試験
する方法。 - 【請求項２】請求項１記載の方法において、正しい記憶
場所を示すためにビットマップが用いられ、 前記第１の部分の試験過程の前に、全ての記憶場所をビ
ットマップ内で不適当としてマークする過程と、 前記第１の部分の試験過程中に、試験に合格した全ての
記憶場所をビットマップ内で正しいとしてマークする過
程と、 前記残りの記憶装置の試験過程中に、試験に合格した全
ての記憶場所を正しいとして記す過程と、とを更に備え
るコンピュータのシステム記憶装置を試験する方法。 - 【請求項３】請求項２記載の方法において、ビットマッ
プ中の各ビットは所定のサイズを有する記憶装置のブロ
ックに対応するコンピュータのシステム記憶装置を試験
する方法。 - 【請求項４】請求項３記載の方法において、所定の記憶
装置ブロックサイズは不揮発性記憶装置に記憶される、
コンピュータのシステム記憶装置を試験する方法。 - 【請求項５】請求項１記載の方法において、前記第１の
部分の試験過程の前に、不揮発性記憶装置から第１の部
分のサイズを読出す過程、を更に備えるコンピュータの
システム記憶装置を試験する方法。 - 【請求項６】請求項５記載の方法において、前記読出し
過程の前に、第１の部分の場所を不揮発性記憶装置から
読出す過程、を更に備えるコンピュータのシステム記憶
装置を試験する方法。 - 【請求項７】請求項５記載の方法において、前記残りの
記憶装置の試験過程の間に、残りの記憶装置のサイズを
不揮発性記憶装置から読出す過程、を更に備えるコンピ
ュータのシステム記憶装置を試験する方法。 - 【請求項８】記憶装置の第１の部分を試験する過程と、 オペレーティングシステムを第１の部分にロードし、か
つ実行する過程と、 オペレーティングシステムの実行中に残りの記憶装置を
試験する過程と、を備える、コンピュータのシステム記
憶装置を試験する方法。 - 【請求項９】前記残りの記憶装置を試験する過程は、 オペレーティングシステムにより開始された同時記憶装
置試験プロセスを実行する過程、を備えるコンピュータ
のシステム記憶装置を試験する方法。 - 【請求項１０】中央処理装置と、 この中央処理装置へ接続された主システム記憶装置と、 この主システム記憶装置の試験される部分内で実行する
のに適当なオペレーティングシステムと、 このオペレーティングシステムをロードする前に前記主
システム記憶装置の第１の部分を試験する手段と、 前記オペレーティングシステムの実行中に残りの主シス
テム記憶装置を試験する手段と、を備え、デジタルコン
ピュータ内のシステム記憶装置を試験する装置。 - 【請求項１１】請求項１０記載の装置において、 主システム記憶装置の第１のサイズと残りの主システム
記憶装置のサイズとを示す情報を含む不揮発性記憶装
置、を更に備える装置。 - 【請求項１２】請求項１０記載の装置において、前記中
央処理装置と前記主システム記憶装置へ接続されて、装
置により使用するための物理的記憶場所を割当てる記憶
装置管理装置と、 正しい記憶場所を指示するために前記記憶装置管理装置
によりアクセスできるビットマップと、を更に備え、前
記試験手段の両方は前記ビットマップを更新して、どの
記憶場所の試験が成功したかを示すことを特徴とする装
置。 - 【請求項１３】請求項１２記載の装置において、 前記ビットマップの各ビットに対応する記憶装置ブロッ
クのサイズの指示子を含む不揮発性記憶装置、を更に含
む装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US479911 | 1990-02-14 | ||
| US07/479,911 US5155844A (en) | 1990-02-14 | 1990-02-14 | Background memory test during system start up |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756818A true JPH0756818A (ja) | 1995-03-03 |
| JP2716275B2 JP2716275B2 (ja) | 1998-02-18 |
Family
ID=23905940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014723A Expired - Lifetime JP2716275B2 (ja) | 1990-02-14 | 1991-01-14 | コンピュータのシステム記憶装置を試験する方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5155844A (ja) |
| EP (1) | EP0442651B1 (ja) |
| JP (1) | JP2716275B2 (ja) |
| DE (1) | DE69111635T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292890B1 (en) * | 1998-09-29 | 2001-09-18 | Compaq Computer Corporation | Computer system with dynamically configurable boot order |
| JP2010092127A (ja) * | 2008-10-03 | 2010-04-22 | Fujitsu Ltd | コンピュータ装置、プロセッサ診断方法、及びプロセッサ診断制御プログラム |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2780372B2 (ja) * | 1989-08-29 | 1998-07-30 | 株式会社日立製作所 | デイスク制御装置のキヤツシユ組込制御方法 |
| EP0419869A3 (en) * | 1989-09-29 | 1992-06-03 | Kabushiki Kaisha Toshiba | Personal computer for accessing two types of extended memories having different memory capacities |
| EP0470030A3 (en) * | 1990-08-02 | 1993-04-21 | International Business Machines Corporation | Fast memory power-on diagnostics using direct memory addressing |
| GB9018992D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Internal bus for work station interfacing means |
| JPH0715665B2 (ja) * | 1991-06-10 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | パーソナルコンピユータ |
| US5680570A (en) * | 1991-06-12 | 1997-10-21 | Quantum Corporation | Memory system with dynamically allocatable non-volatile storage capability |
| US5432927A (en) * | 1992-06-17 | 1995-07-11 | Eaton Corporation | Fail-safe EEPROM based rewritable boot system |
| US5276878A (en) * | 1992-10-07 | 1994-01-04 | International Business Machines Corporation | Method and system for task memory management in a multi-tasking data processing system |
| WO1995012848A1 (en) * | 1993-11-03 | 1995-05-11 | Eo, Inc. | Recovery boot process |
| SE502576C2 (sv) * | 1993-11-26 | 1995-11-13 | Ellemtel Utvecklings Ab | Feltolerant kösystem |
| US5479413A (en) * | 1994-06-06 | 1995-12-26 | Digital Equipment Corporation | Method for testing large memory arrays during system initialization |
| US6279128B1 (en) * | 1994-12-29 | 2001-08-21 | International Business Machines Corporation | Autonomous system for recognition of patterns formed by stored data during computer memory scrubbing |
| US5539878A (en) * | 1995-06-16 | 1996-07-23 | Elonex Technologies, Inc. | Parallel testing of CPU cache and instruction units |
| US5897662A (en) * | 1995-08-18 | 1999-04-27 | International Business Machines Corporation | Pseudo-random address generation mechanism that reduces address translation time |
| US5909448A (en) * | 1995-09-22 | 1999-06-01 | Advantest Corporation | Memory testing apparatus using a failure cell array |
| US5655072A (en) * | 1996-04-12 | 1997-08-05 | Samsung Information Systems America | Method and apparatus for testing a sytem component with test checkpointing |
| KR100191269B1 (ko) | 1996-08-23 | 1999-06-15 | 윤종용 | 하드 디스크를 이용한 컴퓨터 시스템의 검사 방법 |
| US6330697B1 (en) | 1999-04-20 | 2001-12-11 | International Business Machines Corporation | Apparatus and method for performing a defect leakage screen test for memory devices |
| US6842823B1 (en) | 2000-04-14 | 2005-01-11 | Stratus Technologies Bermuda Ltd | Methods and apparatus for persistent volatile computer memory |
| US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
| JP2002091834A (ja) * | 2000-09-19 | 2002-03-29 | Nissan Motor Co Ltd | Ｒｏｍ診断装置 |
| CN100395723C (zh) * | 2003-07-17 | 2008-06-18 | 鸿富锦精密工业（深圳）有限公司 | 单一内存自动开机后备系统及方法 |
| JP4745613B2 (ja) * | 2004-01-20 | 2011-08-10 | キヤノン株式会社 | 情報処理装置及び情報処理方法 |
| JP4647951B2 (ja) * | 2004-07-29 | 2011-03-09 | 株式会社ジェイテクト | 安全制御装置、安全制御システム及び通信エラー検出方法 |
| JP2006040122A (ja) | 2004-07-29 | 2006-02-09 | Toyoda Mach Works Ltd | プログラマブルコントローラ |
| US7797583B2 (en) | 2008-02-25 | 2010-09-14 | Kingston Technology Corp. | Fault diagnosis of serially-addressed memory modules on a PC motherboard |
| JP2010044635A (ja) * | 2008-08-14 | 2010-02-25 | Hitachi Ltd | ファイルサーバシステム及びファイルサーバシステム起動方法 |
| JP5293062B2 (ja) * | 2008-10-03 | 2013-09-18 | 富士通株式会社 | コンピュータ装置、メモリ診断方法、及びメモリ診断制御プログラム |
| TWI451428B (zh) | 2010-06-03 | 2014-09-01 | Sunplus Technology Co Ltd | 於完整記憶體系統中具有先進特徵的記憶體測試系統 |
| US11984181B2 (en) * | 2019-06-28 | 2024-05-14 | Western Digital Technologies, Inc. | Systems and methods for evaluating integrity of adjacent sub blocks of data storage apparatuses |
| US11367499B2 (en) * | 2020-08-28 | 2022-06-21 | Rockwell Collins, Inc. | Mitigating single-event upsets using containerization |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128345A (ja) * | 1985-11-30 | 1987-06-10 | Toshiba Corp | デ−タ処理装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387276A (en) * | 1965-08-13 | 1968-06-04 | Sperry Rand Corp | Off-line memory test |
| US3838260A (en) * | 1973-01-22 | 1974-09-24 | Xerox Corp | Microprogrammable control memory diagnostic system |
| US4582990A (en) * | 1980-10-27 | 1986-04-15 | Randam Electronics, Inc. | Analytical instrument with two moving trains of sample holder-carrying trays under microprocessor control |
| US4485471A (en) * | 1982-06-01 | 1984-11-27 | International Business Machines Corporation | Method of memory reconfiguration for fault tolerant memory |
| US4654783A (en) * | 1982-07-26 | 1987-03-31 | Data General Corporation | Unique process for loading a microcode control store in a data processing system |
| US4527251A (en) * | 1982-12-17 | 1985-07-02 | Honeywell Information Systems Inc. | Remap method and apparatus for a memory system which uses partially good memory devices |
| US4897870A (en) * | 1985-09-25 | 1990-01-30 | Southlake Technologies, Inc. | Network implemented pay telephone set |
| US4751656A (en) * | 1986-03-10 | 1988-06-14 | International Business Machines Corporation | Method for choosing replacement lines in a two dimensionally redundant array |
| US4933845A (en) * | 1987-09-04 | 1990-06-12 | Digital Equipment Corporation | Reconfigurable bus |
| JPH01263741A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | システム立上げ時の画面表示方式 |
| US5012408A (en) * | 1990-03-15 | 1991-04-30 | Digital Equipment Corporation | Memory array addressing system for computer systems with multiple memory arrays |
-
1990
- 1990-02-14 US US07/479,911 patent/US5155844A/en not_active Expired - Fee Related
-
1991
- 1991-01-14 JP JP3014723A patent/JP2716275B2/ja not_active Expired - Lifetime
- 1991-02-05 EP EP91300946A patent/EP0442651B1/en not_active Expired - Lifetime
- 1991-02-05 DE DE69111635T patent/DE69111635T2/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128345A (ja) * | 1985-11-30 | 1987-06-10 | Toshiba Corp | デ−タ処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292890B1 (en) * | 1998-09-29 | 2001-09-18 | Compaq Computer Corporation | Computer system with dynamically configurable boot order |
| JP2010092127A (ja) * | 2008-10-03 | 2010-04-22 | Fujitsu Ltd | コンピュータ装置、プロセッサ診断方法、及びプロセッサ診断制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69111635T2 (de) | 1996-05-02 |
| EP0442651A3 (en) | 1992-06-24 |
| EP0442651B1 (en) | 1995-08-02 |
| JP2716275B2 (ja) | 1998-02-18 |
| DE69111635D1 (de) | 1995-09-07 |
| US5155844A (en) | 1992-10-13 |
| EP0442651A2 (en) | 1991-08-21 |
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