JP2716275B2 - コンピュータのシステム記憶装置を試験する方法および装置 - Google Patents

コンピュータのシステム記憶装置を試験する方法および装置

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は全体としてデジタルコン
ピュータ装置に関するものであり、さらに詳しくいえ
ば、コンピュータ装置における記憶装置を試験する装置
および方法に関するものである。
【０００２】
【従来の技術】コンピュータ装置の動作が開始される
と、その選択してあるデータパターンを全てのキャラク
タ場所に書き込み、かつそれらの記憶場所を読み出し
て、それらが正しいかどうかを調べることにより、主シ
ステム記憶装置を試験することが一般的なやり方であ
る。こうすることにより、どの記憶場所が正しいかを装
置は判定でき、かつ不適当な場所が用いられないように
不適当な場所に印をつけることができる。記憶装置の試
験は電力が最初に供給された時に一般に行われ、時には
あるシステムリセットの後で行われる。そのような記憶
装置の試験が一部を成しているコンピュータ装置の再ス
タートプロセスは、システムプート（ブートストラッ
プ）、またはＩＰＬ（初期プログラムロード）としばし
ば呼ばれる。
【０００３】
【発明が解決しようとする課題】コンピュータ装置に用
いられる主記憶装置の量が増加するにつれて、装置のコ
ンピュータ装置を試験するために要する時間が長くな
る。数＋メガバイトの記憶装置を有するコンピュータ装
置が一般的になったのは比較的最近のことである。未来
の装置は百メガバイトまたは数百メガバイトの記憶装置
を有するものと予測される。そのような装置において主
記憶装置を試験するために要する時間は非常に長くな
る。記憶装置が試験されるまでは装置の記憶装置を用い
てプログラムを実行することはできないから、生産的な
用途に装置を使用できるまでに長い遅延時間がかかる。
【０００４】いくつかのコンピュータ装置ではブート時
間における装置の記憶装置の試験は単に省略され、また
はユーザーの希望でのみ行われる。多くの場合には、記
憶装置の試験を省略することにより何も問題は起らな
い。というのは、コンピュータ半導体記憶装置の信頼度
が高いからである。しかし、問題はたまには起り、検査
を行わない危険は高いことがある。コンピュータ装置で
用いられる主記憶装置の量が増すと、１つまたは複数の
不適当な記憶場所が生ずる機会が増す。このことは、記
憶装置の試験は、一般にそれらのコンピュータ装置にと
ってより重要であることを意味する。その試験には最も
長い時間を要する。
【０００５】したがって、コンピュータ装置の全ての主
記憶装置を試験する装置と方法を得ることが望ましい。
更に、コンピュータ装置がブートされた時に長い時間を
要することなしに装置の記憶装置を試験するそのような
装置と方法が望ましい。
【０００６】したがって、本発明の目的は、装置の全記
憶装置を検査できるコンピュータ装置の記憶装置を試験
する装置と方法を得ることである。
【０００７】本発明の別の目的は、コンピュータ装置を
使用できるまでに試験によりひき起される遅延を最も短
くするそのような装置および方法を得ることである。
【０００８】本発明の更に別の目的は、任意の量の主シ
ステム記憶装置を有するコンピュータ装置に使用できる
そのような装置および方法を得ることである。
【０００９】
【発明の概要】本発明によれば記憶装置の最初のブロッ
クが試験され、起動シーケンス中に有効または無効であ
るとしてマークされる。仮想記憶マネージャを有する仮
想記憶多重処理オペレーティングシステムアプリケーシ
ョンを最初のブロックにロードでき、かつ正常に動作し
たときは残りのシステム記憶装置を試験するために同時
プロセスが呼出される。これにより残りのシステム記憶
装置を試験でき、装置の正常な動作中に有効であるとマ
ークされる。
【００１０】したがって、本発明によれば、装置の起動
中にコンピュータ装置の主装置を短時間で試験する装置
および方法が得られる。
【００１１】
【実施例】まず図１を参照して、参照番号１０で全体的
に示されているコンピュータ装置が、中央処理装置１４
へ接続されている主システム記憶装置１２を含む。典型
的には磁気装置または光学的装置である大容量記憶装置
１６が中央処理装置１４へ接続される。入力装置／出力
装置、通信バス、および記憶装置管理装置のような、装
置１０の種々の部分は周知であり、図１には示されてい
ないが、装置には通常含まれる。
【００１２】主記憶装置１２は、本発明の目的のため
に、３つの領域に概念的に分割できる。不揮発性記憶装
置１８がプログラムとデータを供給する。電力が装置１
０へ供給されない時はそれらのプログラムとデータを装
置１０は保持しなければならない。残りの、揮発性記憶
装置は最初に試験されるブロック２０と動的に試験され
るブロック２２に分割される。
【００１３】不揮発性記憶装置１８はこの技術において
知られており、たとえば、バックアップ用の電池を一体
として有するＥＥＰＲＯＭまたはＣＭＯＳで構成でき
る。それは、磁気ディスクのような媒体上の既知の場所
に記憶することもできる。揮発性記憶装置２０、２２は
典型的にはＤＲＡＭである。中央処理装置１４は記憶装
置管理装置（図示せず）と、主システム記憶装置１２へ
接続されている記憶装置キャッシュとを含むと一般的に
予測される。
【００１４】装置１０へ電力が供給されると、中央処理
装置１４は、不揮発性記憶装置１８に記憶されているプ
ログラムとデータを用いて、自身を動作へブートストラ
ップする。それから、装置１０は、最初に試験されるブ
ロック２０に対して記憶装置試験だけを行う。メモリブ
ロック２０がひとたび試験されると、ブートシーケンス
が終了され、オペレーティングシステムが大容量記憶装
置１６から最初のブロック２０へロードされる。この時
に装置の正常な動作を開始でき、試験され、正しいとマ
ークされた記憶装置１２の部分を示すビットマップがシ
ステム記憶装置１２内に保持されている。
【００１５】最初に試験されたブロック２０にロードさ
れたオペレーティングシステムは多重処理をサポートす
ることが好ましく、かつ、背景プロセスの性能をストリ
ングなくともサポートすべきである。オペレーティング
システムは要求ページ付き仮想記憶装置であることも好
ましい。したがって、そのオペレーティングシステムが
その内部で実行する仮想記憶装置空間は、実際に利用で
きる物理的記憶装置の量に影響を受けることはない。記
憶装置材験プロセスがオペレーティングシステムにより
開始されて、動的に試験されるメモリブロック２２を試
験するために用いられ、他の場合にはオペレーティング
システムは正常に動作する。これにより、装置の機能の
残りの部分が正常に動作している間に、動的に試験され
るブロック２２を試験できる。この技術を用いて、全て
の主記憶装置１２を試験する前に、より長い実際の経過
時間が実際に求められる。しかし、正常なシステム動作
を開始できるまでに経験される遅延時間ははるかに短く
できる。
【００１６】図２を参照すると、この図には本発明によ
って利用される好適な過程を示すフローチャートが示さ
れている。装置に電力が供給されると、または記憶装置
の試験が望まれるシステムリセットが行われると、最初
のブートシーケンスを行う（ステップ３０）。ブートシ
ーケンスは、最初のメモリブロックの試験（ステップ３
２）と、それに続く、主オペレーティングシステムを主
記憶装置へロードすること（ステップ３４）とを含む。
【００１７】あるシステムにおいては、オペレーティン
グシステムの全体がステップ３４でロードされる。非常
に大規模で複雑なオペレーティングシステムを有する別
のシステムにおいては、ステップ３４においてオペレー
ティングシステムの一部を主記憶装置にロードすること
だけが望ましいことがある。ロードされる部分は同時プ
ロセスのサポートを可能にするのに十分でなければなら
ない。それから、ステップ３６において、同時記憶装置
試験プロセスを開始し、残りのオペレーティングシステ
ムがあれば、それのロードを終る（ステップ３８）。こ
の時に、ユーザーと、その他のアプリケーションは処理
を正常なやり方で開始できる（ステップ４０）。
【００１８】ステップ３６で開始された記憶装置試験処
理は子処理であることが望ましい。その子処理は、予め
選択されたデータパターンを全ての記憶場所に書き込
み、かつ読み出すことにより記憶場所を単に試験して、
それらの記憶場所が機能することを確かめる。希望によ
っては、２つ以上の試験パターンを各場所に書き込むこ
とができる。１つまたは数個の物理的記憶装置ページの
ような記憶装置の小部分を子処理により１度に試験する
（ステップ４２）。仮想記憶装置マネージャにより正し
い記憶場所を識別するために用いられる物理的記憶装置
のビットマップに適切なビットを書き込むことにより、
正しいページが報告される（ステップ４４）。記憶装置
試験処理が終らないとすると（ステップ４６）、制御は
ステップ４２へ戻って付加記憶装置を試験する。ステッ
プ４６における試験が、主記憶装置２２の動的に試験さ
れる全ての部分が試験されたとすると、記憶装置の試験
に関連する子処理が終る（ステップ４８）。
【００１９】図３は、本発明に使用するために不揮発性
記憶装置１８に記憶することが好ましい情報を示すデー
タ構造５０を示す。ビット定義値５２が、仮想記憶装置
マネージャによりアクセスされる物理的記憶装置ビット
マップに入れられる各ビットに対応するメモリブロック
のサイズを示す。この値はバイト、語またはページで装
置１０の構成に従って表すことができる。
【００２０】最初のブロックサイズエントリー５４が最
初に試験されるブロック２０のサイズを示し、希望に応
じて物理的ページまたはその他の測定量で表すことがで
きる。最初のブロック５５のための開始場所が設けられ
て、最初のブロックを物理的記憶装置のどこかで見つけ
ることができるようにする。多くの装置においては開始
ブロック５５を省くことができる。最初のブロックは記
憶場所０または他のあるデフォールト場所で開始され
る。全記憶装置サイズ値５６は装置に存在する揮発性記
憶装置２０と２２の総量を示し、または、希望によって
は、動的に試験されるブロック２２のサイズに対する値
をとくに記憶するために使用できる。装置１０に存在す
る物理的主記憶装置の量が変えられると、値５４、５６
を変えることができる。
【００２１】図４は記憶装置管理装置６０と、物理的記
憶装置ビットマップ６２と、同時記憶装置試験処理６４
との間の関係を示す。記憶装置管理装置６０は、どの記
憶装置ページを使用のために利用できるかを決定するた
めに、アドレス翻訳表６６をアクセスする。アドレス翻
訳表６６は仮想記憶装置マネージャ６８により、ビット
マップ６２において利用できる情報から更新される。付
加記憶装置の試験を反映するためにビットマップ６２が
更新されると、仮想記憶装置マネージャ６８は、記憶装
置管理装置６０が使用するためにアドレス翻訳表６６を
更新する。
【００２２】ビットマップ６２はビットのアレイであっ
て、各ビットは、ビット定義値５２で定義された１つま
たは複数の物理的ページに対応する。通常は装置内のど
こかの半導体装置の障害のために１つまたは複数の記憶
場所が不適当であるとすると、それらの無効な場所はビ
ットマップ６２内で反映され、プログラムまたはデータ
を記憶するために、アドレス翻訳表６６に表にまとめら
れることはない。
【００２３】ブートシーケンス中は、ビットマップ６２
が初期設定されて全ての記憶場所が無効であることを示
し、正しいページまたはページ群が、最初の記憶装置試
験中に正しいとそこでマークされる。次に仮想記憶装置
マネージャ６８が最初の記憶装置試験の結果をアドレス
翻訳表６６へ書き込む。記憶装置管理装置６０に関する
限りは、試験されて不適当であると判定された物理的ペ
ージと、もまだ試験されていないものとの間に違いはな
い。
【００２４】同時記憶装置試験処理６４は、小さいメモ
リブロックの試験に合格すると、ビットマップ６２の中
の適切なビットをセットすることにより、正しいとマー
クする。仮想記憶装置マネージャ６８はビットマップ６
２を定期的に検査し、アドレス翻訳表６６を更新する。
それらの物理的記憶場所を記憶装置管理装置６０が使用
するためにいま利用できる。同時記憶装置試験プロセス
の実行が続行されると、ビットマップ６２はますます多
くの物理的記憶装置を使用できるようになることを反映
する。
【００２５】記憶装置ビットマップ６２のサイズは、装
置１０に実際に存在する主記憶装置の量に依存する。ビ
ットマップ６２内の各１ビットエントリーに一致するメ
モリブロックのサイズを決定するためにビット定義値５
２が用いられる。これは、極めて大型の記憶装置１２に
対してビットマップ６２があまりに大きく成長すること
を、ビットマップ６２内の各ビットに対応するブロック
サイズを増大することにより、それを用いて阻止でき
る。
【００２６】本発明を用いた時に達成できる時間短縮の
程度を簡単な例が示す。２００メガバイトの主システム
記憶装置が存在するものと仮定すると、１秒間に１メガ
バイトの速さでその記憶装置を通常試験できる。また、
オペレーティングシステムを効率的に実行するために少
なくとも６メガバイトの物理的記憶装置を必要とすると
仮定すると、入力／出力装置テスタおよび初期設定のよ
うな種々のアプリケーションと、その他の種々のシステ
ムハウスキーピングアプリケーションが効率的な動作の
ために少なくとも４メガバイトを必要とする。最初に物
理的記憶装置全体を試験するために２００秒間待つ代り
に、最初に１０メガバイトのブロック１０を１０秒間で
試験し、それからオペレーティングシステムをロードす
る。最初の１０メガバイトブロック内で、それに接続で
きる他の装置との試験通信を含めて、装置へ接続されて
いる種々の入力装置／出力装置の初期段階と試験を行う
ためにアプリケーションを実行できる。オペレーション
を開始するプロセスの１つが、不適当であると最初にマ
ークされた残りの主記憶装置に対して記憶装置の試験を
行うことを許された主記憶装置に対して記憶装置の試験
を行うことを許された特殊なシステムプロセスである。
時間の経過につれて、ますます多くの物理的記憶装置が
利用できるようになる。これは、要求される仮想記憶装
置ページングが減少するにつれて装置の動作速度を向上
させる傾向がある。装置の記憶装置全体を試験する前に
経過した実際の時間を、ブート時間において試験される
ものとした時に用いられる２００秒よりはるかに長くな
ることがある。
【００２７】以上、本発明の好適な実施例をダイナミッ
クＲＡＭに適用した例について説明したが、本発明はど
のような用途にも応用できる。本発明はＳＲＡＭの試
験、または物理的アドレスマップの選択された部分中の
不揮発性記憶装置ＲＡＭの発生を試験するために使用で
きる不揮発性記憶装置が存在するかどうか、およびそれ
らが正しいかどうか、を調べるために、ＣＲＣその他の
既知の検査技術を用いて不揮発性記憶装置を試験でき
る。
【００２８】以上、本発明を好適な実施例についてとく
に説明したが、本発明の要旨および範囲を逸脱すること
なしに態様および細部を変更できることを当業者はわか
るであろう。
【図面の簡単な説明】
【図１】本発明を利用するコンピュータ装置の一部のブ
ロック図。
【図２】本発明に従ってシステム記憶装置を試験する方
法のフローチャート。
【図３】本発明で利用される不揮発性記憶装置に記憶す
ることが好ましい情報を示すデータ構造図。
【図４】記憶装置管理によるビットマップの使用を示す
ブロック図。
【符号の説明】
１０ コンピュータ装置 １２ 主記憶装置 １４ 中央処理装置 １６ 大容量記憶装置 １８ 不揮発性記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム、ケイン、リチャードソン アメリカ合衆国テキサス州、ラウンド、 ロック、オーク、メドー、2615 (72)発明者 ポール、ジュリアス、ロイ アメリカ合衆国テキサス州、ラウンド、 ロック、ディア、ラン、902 (56)参考文献 特開 昭62−128345（ＪＰ，Ａ) 特開 平２−278356（ＪＰ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】データを記憶するコンピュータのシステム
    記憶装置中のメモリブロックが使用できないことを表す
    データ構造を初期化する過程と、 前記コンピュータのシステム記憶装置の第１の部分を試
    験する過程と、 試験された前記第１の部分が良好で利用可能であること
    を前記データ構造にマークする過程と、 メモリブロックの前記第１の部分が試験されて良好であ
    るとマークされた後、仮想記憶管理装置を有しかつペー
    ジに分けられた仮想記憶多重処理オペレーティングシス
    テムを、試験で良好とマークされた前記メモリブロック
    の第１の部分にロードし、その実行を開始する過程と、 ページに分けられた仮想記憶多重処理オペレーティング
    システムが実行を開始された後、ページに分けられた多
    重処理オペレーティングシステムの正常処理と同時に前
    記コンピュータシステム記憶装置中の残っている未試験
    メモリブロックを試験する過程と、 メモリブロックが試験されるのにしたがい、データ記憶
    用に良好に利用できることが証明されたメモリブロック
    を前記データ構造にマークする過程と、 前記ページに分けられた仮想記憶多重処理オペレーティ
    ングシステムが利用可能とマークされたメモリブロック
    のみを使用できるようにデータ構造を使用する過程とを
    備えたコンピュータのシステム記憶装置を試験する方
    法。
  2. 【請求項２】請求項１記載の方法において、メモリブロ
    ックの利用可能性を示すために用いられるデータ構造
    は、初期化直後にすべてのメモリブロックが不適当であ
    ることを示すビットマップであり、マークは試験で良好
    とされた各メモリブロックに対して１ビットをセットす
    るものであることを特徴とする方法。
  3. 【請求項３】請求項２記載の方法において、ビットマッ
    プ中の各ビットは所定のサイズを有するメモリブロック
    に対応することを特徴とするコンピュータのシステム記
    憶装置を試験する方法。
  4. 【請求項４】請求項３記載の方法において、所定のメモ
    リブロックサイズは不揮発性記憶装置に記憶されること
    を特徴とするコンピュータのシステム記憶装置を試験す
    る方法。
  5. 【請求項５】請求項１記載の方法において、前記第１の
    部分の試験過程の前に、不揮発性記憶装置から第１の部
    分のサイズを読出す過程、 を更に備えたことを特徴とするコンピュータのシステム
    記憶装置を試験する方法。
  6. 【請求項６】請求項５記載の方法において、前記読出し
    過程の前に、第１の部分の場所を不揮発性記憶装置から
    読出す過程、 を更に備えたことを特徴とするコンピュータのシステム
    記憶装置を試験する方法。
  7. 【請求項７】請求項５記載の方法において、前記残りの
    記憶装置の試験過程の間に、残りの記憶装置のサイズを
    不揮発性記憶装置から読出す過程、 を更に備えたことを特徴とするコンピュータのシステム
    記憶装置を試験する方法。
  8. 【請求項８】請求項１記載の方法において、前記データ
    構造は各ビットがメモリブロックに対応したビットマッ
    プであることを特徴とするコンピュータのシステム記憶
    装置を試験する方法。
  9. 【請求項９】中央処理装置と、 この中央処理装置へ接続された主システム記憶装置と、 この主システム記憶装置の試験される部分内で実行する
    のに適当なページに分けられた仮想記憶多重処理オペレ
    ーティングシステムと、 前記主システム記憶装置のデータの記憶が利用できない
    ことを示すデータ構造を初期化する手段と、 前記ページに分けられた仮想記憶メモリ多重処理オペレ
    ーティングシステムを前記主システム記憶装置の第１の
    部分にロードする前に前記主システム記憶装置の前記第
    １の部分を試験し、前記データ構造に、前記第１の部分
    がデータの記憶に利用できるとマークする手段と、 前記ページに分けられた仮想メモリ多重処理オペレーテ
    ィングシステムの実行中に主システム記憶装置の第２の
    部分を試験し、前記データ構造に、前記第２の部分を構
    成するブロックがデータの記憶に利用できるとして順次
    マークする第２の手段と、 利用可能なメモリブロックを定めるデータ構造にアクセ
    スする仮想記憶管理手段と、 を備えたデジタルコンピュータ内の記憶装置を試験する
    装置。
  10. 【請求項１０】請求項９記載の装置において、 主システム記憶装置の第１の部分および第２の部分のサ
    イズを示す情報を含む不揮発性記憶装置を更に備えたこ
    とを特徴とする記憶装置を試験する装置。
  11. 【請求項１１】請求項９記載の装置において、前記中央
    処理装置と前記中システム記憶装置へ接続されて、装置
    により使用するための物理的記憶場所を割当てる記憶装
    置管理装置と、 前記記憶装置管理装置および前記仮想記憶管理手段に接
    続された第２のデータ構造とを備え、この第２のデータ
    構造は前記仮想記憶管理手段により利用可能なメモリを
    指示し、前記記憶装置管理装置により物理メモリを割り
    当てるのに用いられることを特徴とする記憶装置を試験
    する装置。
  12. 【請求項１２】請求項１１に記載の装置において、前記
    第２のデータ構造はアドレス変換テーブルを含むことを
    特徴とする記憶装置を試験する装置。
  13. 【請求項１３】請求項９に記載の装置において、前記デ
    ータ構造はビットマップを含むことを特徴とする記憶装
    置を試験する装置。
  14. 【請求項１４】請求項１３記載の装置において、前記ビ
    ットマップの各ビットに対応するメモリブロックのサイ
    ズの指示子を含む不揮発性記憶装置を更に含む記憶装置
    を試験する装置。
JP3014723A 1990-02-14 1991-01-14 コンピュータのシステム記憶装置を試験する方法および装置 Expired - Lifetime JP2716275B2 (ja)

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US07/479,911 US5155844A (en) 1990-02-14 1990-02-14 Background memory test during system start up

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JPH0756818A JPH0756818A (ja) 1995-03-03
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