JPS62118658A - 直列一並列変換回路 - Google Patents
直列一並列変換回路Info
- Publication number
- JPS62118658A JPS62118658A JP60259955A JP25995585A JPS62118658A JP S62118658 A JPS62118658 A JP S62118658A JP 60259955 A JP60259955 A JP 60259955A JP 25995585 A JP25995585 A JP 25995585A JP S62118658 A JPS62118658 A JP S62118658A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- input
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はディジタル回路に関し、特に、特定の信号に符
号化された同期信号と、連続した２つの相反するイ直に
より各ビットの値を表わすように符号化されたデータの
直列−並列変換回路に関する。
号化された同期信号と、連続した２つの相反するイ直に
より各ビットの値を表わすように符号化されたデータの
直列−並列変換回路に関する。
従来、この種の直列−並列変換回路では、第４図に示す
ように、同期信号が含まれる入力データ１１ヲクロック
１２によってそのまま全てシフト・レジスタ７により保
持し、同期検出回路］における同期信号１４の検出と誤
り検出回路９における受信データ２０の誤り検出（誤り
検出信号５）を、１情報分の直列データの受信を終えた
後同時に行ない、トリガー発生回路１０において生成さ
れる書込みパルス１８によってレジスタ８に新データを
書込んでいた。
ように、同期信号が含まれる入力データ１１ヲクロック
１２によってそのまま全てシフト・レジスタ７により保
持し、同期検出回路］における同期信号１４の検出と誤
り検出回路９における受信データ２０の誤り検出（誤り
検出信号５）を、１情報分の直列データの受信を終えた
後同時に行ない、トリガー発生回路１０において生成さ
れる書込みパルス１８によってレジスタ８に新データを
書込んでいた。
上述した従来の直列−並列変換回路は、入力データ１１
に含まれる同期信号１４の検出と、受信データ２０の誤
り検出を同時に行なっているので、受信データ２０を保
持するシフト・レジスタ７は、データ・ビット数の２倍
の容量が必要になり（例えば、１６ビツトのデータあれ
ば、３２ビツトのシフト・レジスタが必要）、回路規模
が大きくなるという欠点があり、また一時に多数ビット
の誤り検出を行なう誤り検出回路９も同様に回路規模が
大きくなるという欠点がある。これらは、入力データの
ビット数が大きくなればなるほど顕著である。
に含まれる同期信号１４の検出と、受信データ２０の誤
り検出を同時に行なっているので、受信データ２０を保
持するシフト・レジスタ７は、データ・ビット数の２倍
の容量が必要になり（例えば、１６ビツトのデータあれ
ば、３２ビツトのシフト・レジスタが必要）、回路規模
が大きくなるという欠点があり、また一時に多数ビット
の誤り検出を行なう誤り検出回路９も同様に回路規模が
大きくなるという欠点がある。これらは、入力データの
ビット数が大きくなればなるほど顕著である。
・本発明の直列−並列変換回路は、
データとクロックを入力し、同期信号を検出する同期検
出回路と、 同期信号が検出されると初期化されてカウント・イネー
ブル信号および前記クロック１８２分周したシフト・パ
ルスを出力し、１情報分のデータが正しく入力されたこ
とを示す入力確認信号が入力されると、前記クロックに
同期させで書込パルスを出力し、誤り検出信号が入力す
ると次の同期信号が検出されるまでシフト・パルスおよ
び書込パルスの発ｉｔ停止するトリガー発生回路と、同
期信号により初期化され、カウント・イネーブル信号の
ある間、シフト・パルスをカウントし、１情報分のビッ
ト数になると入力確認信号を出力し、誤り検出信号が入
力すると、前記カウントをリセットする計数回路と、 同期信号により初期化され、クロックによって入力デー
タを逐次、保持し、シフト・パルスにより１クロック前
のデーやと現在のデータを比較し、一致していた場合に
は受信誤りとして誤り検出信号を出力する誤り検出回路
と、 入力データをシフト・パルスに同期させて１ビツトに対
して１データだけ記憶するシフト・レジスタと、 書込パルスによりシフト・レジスタの受信データが書込
まれるレジスタを有する。
出回路と、 同期信号が検出されると初期化されてカウント・イネー
ブル信号および前記クロック１８２分周したシフト・パ
ルスを出力し、１情報分のデータが正しく入力されたこ
とを示す入力確認信号が入力されると、前記クロックに
同期させで書込パルスを出力し、誤り検出信号が入力す
ると次の同期信号が検出されるまでシフト・パルスおよ
び書込パルスの発ｉｔ停止するトリガー発生回路と、同
期信号により初期化され、カウント・イネーブル信号の
ある間、シフト・パルスをカウントし、１情報分のビッ
ト数になると入力確認信号を出力し、誤り検出信号が入
力すると、前記カウントをリセットする計数回路と、 同期信号により初期化され、クロックによって入力デー
タを逐次、保持し、シフト・パルスにより１クロック前
のデーやと現在のデータを比較し、一致していた場合に
は受信誤りとして誤り検出信号を出力する誤り検出回路
と、 入力データをシフト・パルスに同期させて１ビツトに対
して１データだけ記憶するシフト・レジスタと、 書込パルスによりシフト・レジスタの受信データが書込
まれるレジスタを有する。
このようにトリガー発生回路および計数回路を設けるこ
とにより、誤り検出回路を非常に簡単な、構成要素の少
ないものにでき、ざらに入力データを遂次確認している
ため、誤り検出を迅速に行なうことができ、またシフト
・レジスタについてもその構成要素を従来の１／２に小
型化できる。
とにより、誤り検出回路を非常に簡単な、構成要素の少
ないものにでき、ざらに入力データを遂次確認している
ため、誤り検出を迅速に行なうことができ、またシフト
・レジスタについてもその構成要素を従来の１／２に小
型化できる。
本発明の実施例について図面を参照して説明する。
第１図は本発明の直列−並列変換回路の一実施例のブロ
ック図、第２図はそのタイムチャートである。
ック図、第２図はそのタイムチャートである。
まず、１情報分の入力データ１１は、同期信号と連続し
た２つの相反する値により各ビットの値を表わすように
符号化されたデータで構成されでいる。
た２つの相反する値により各ビットの値を表わすように
符号化されたデータで構成されでいる。
本実施例の直列−並列変換回路は、同期検出回路１と誤
り検出回路２とシフト・レジスタ３とレジスタ４とトリ
ガー発生回路５と計数回路６で構成されている。
り検出回路２とシフト・レジスタ３とレジスタ４とトリ
ガー発生回路５と計数回路６で構成されている。
同期検出回路１は入力データ１１ヲクロック１２ととも
に入力し、同期信号１４を検出して、誤り検出回路２、
トリガー発生回路５および計数回路６を初期化する。ト
リガー発生回路５は同期信号１４により初期化されてカ
ウント・イネーブル信号２１を計数回路６に出力し、ま
たクロック１２ヲ２分周したシフト・パルス１７ヲ計数
回路６、誤り検出回路２、シフト・レジスタ３に出力す
る。計数回路６は同期信号１４により初期化されており
、カウント・イネーブル信号２１のある間、１情報分の
ビット数になるまでシフト・パルス１７ヲカウントし、
１情報分のデータか正しく入力された時には、トリガー
発生回路５に入力確認信号１６ヲ出力する。
に入力し、同期信号１４を検出して、誤り検出回路２、
トリガー発生回路５および計数回路６を初期化する。ト
リガー発生回路５は同期信号１４により初期化されてカ
ウント・イネーブル信号２１を計数回路６に出力し、ま
たクロック１２ヲ２分周したシフト・パルス１７ヲ計数
回路６、誤り検出回路２、シフト・レジスタ３に出力す
る。計数回路６は同期信号１４により初期化されており
、カウント・イネーブル信号２１のある間、１情報分の
ビット数になるまでシフト・パルス１７ヲカウントし、
１情報分のデータか正しく入力された時には、トリガー
発生回路５に入力確認信号１６ヲ出力する。
トリガー発生回路５は入力確認信号１６によりクロック
１２に同期させて書込パルス１８ヲレジスタ４に出力す
る。誤り検出回路２は、クロック１２によって入力デー
タ１１を逐次１データ保持し、シフト・パルス１７ヲ用
いて１クロック前のデータと現在のデータを比較して１
ビツト分のデータが正しく受信されたかどうかを確認し
、１クロック前のデータと現在のデータが一致していた
場合は誤りとして誤り検出信号１５ヲトリガ一発生回路
５および計数回路６に送り、以後の同期信号１４が検出
されるまでシフト・パルス１７および書込パルス１８の
発生ヲ禁止させ、シフト・パルス１７のカウントをリセ
ットさせる。シフト・レジスタ３は、入力データ１１を
シフト・パルス１７に同期させて読込むため、１ビツト
に対し１データだけ記憶する。
１２に同期させて書込パルス１８ヲレジスタ４に出力す
る。誤り検出回路２は、クロック１２によって入力デー
タ１１を逐次１データ保持し、シフト・パルス１７ヲ用
いて１クロック前のデータと現在のデータを比較して１
ビツト分のデータが正しく受信されたかどうかを確認し
、１クロック前のデータと現在のデータが一致していた
場合は誤りとして誤り検出信号１５ヲトリガ一発生回路
５および計数回路６に送り、以後の同期信号１４が検出
されるまでシフト・パルス１７および書込パルス１８の
発生ヲ禁止させ、シフト・パルス１７のカウントをリセ
ットさせる。シフト・レジスタ３は、入力データ１１を
シフト・パルス１７に同期させて読込むため、１ビツト
に対し１データだけ記憶する。
そして、１情報分のデータＩＩ （ＤＩ、 ０２． Ｄ
３．・・・。
３．・・・。
０丁１）か受信できた後、レジスタ４では書込パルス１
８によってこのシフト・レジスタ３の受信データ１９か
書込まれる。
８によってこのシフト・レジスタ３の受信データ１９か
書込まれる。
第３図は第１図の直列−並列変換回路の具体例の回路図
である。
である。
誤り検出回路２は、フリップフロップ２ａと、排他的オ
ア回路２ｂと、フリップフロップ２ｃで構成されでいる
。トリガー発生回路５は、アンド回路５ ａ、 ５ ｄ
、 ５ ｑと、オア回路５ｂと、フリップフロップ５
ｃ、 ５ ｅと、ナンド回路５ｆで構成されている。計
数回路６はノア回路６ａとカウンタ６ｂで構成されでい
る。
ア回路２ｂと、フリップフロップ２ｃで構成されでいる
。トリガー発生回路５は、アンド回路５ ａ、 ５ ｄ
、 ５ ｑと、オア回路５ｂと、フリップフロップ５
ｃ、 ５ ｅと、ナンド回路５ｆで構成されている。計
数回路６はノア回路６ａとカウンタ６ｂで構成されでい
る。
ノリツブフロップ５ｃかセットされでいる間は、フリッ
プフロップ５ｅはクロック１２が入力される毎１こ出力
が反転し、クロック１２の２分周出力であるシフト・パ
ルス１７を出力する。誤り検出回路２の排他的オア回路
２ｂは現在の入力データ１１と１クロック前の入力デー
タ１１ヲ比較し、−ａしでいなければノリツブフロ・ツ
ブ２ｃ％そのままの状態にしておく。たたし、排他的オ
ア回路２ｂの８力がフリップフロップ２ｃに読込まれる
タイミングはクロック１２ヲ２分周したシフト・パルス
１７か入力したときのみである。正しい入力データ１１
は２連続の反転データであることから２クロック毎に排
他的オア回路２ｂの出力をノリツブフロップ２０でチェ
・νりする。フリップフロップ２ｃにて誤りか検出され
たときはそのＱ出力か” ｏ ”となって、オア回路５
ｂを経てフリップフロップ５ｃｔリセツトしてアンド回
路５ｄの出力を°′Ｏ゛（こし、フリップフロップ５ｅ
の出力（＝シフト・パルス１７）ヲ止める。また、フリ
ップフロップ２ｃのＱ出力か°“１′°になり、計数回
路６のカウンタ６ｂをノア回路６ａを経でリセットし、
かつフリップフロップ５ｃの出力（＝カウント・イネー
ブル信号２１）により計数を停止させる。
プフロップ５ｅはクロック１２が入力される毎１こ出力
が反転し、クロック１２の２分周出力であるシフト・パ
ルス１７を出力する。誤り検出回路２の排他的オア回路
２ｂは現在の入力データ１１と１クロック前の入力デー
タ１１ヲ比較し、−ａしでいなければノリツブフロ・ツ
ブ２ｃ％そのままの状態にしておく。たたし、排他的オ
ア回路２ｂの８力がフリップフロップ２ｃに読込まれる
タイミングはクロック１２ヲ２分周したシフト・パルス
１７か入力したときのみである。正しい入力データ１１
は２連続の反転データであることから２クロック毎に排
他的オア回路２ｂの出力をノリツブフロップ２０でチェ
・νりする。フリップフロップ２ｃにて誤りか検出され
たときはそのＱ出力か” ｏ ”となって、オア回路５
ｂを経てフリップフロップ５ｃｔリセツトしてアンド回
路５ｄの出力を°′Ｏ゛（こし、フリップフロップ５ｅ
の出力（＝シフト・パルス１７）ヲ止める。また、フリ
ップフロップ２ｃのＱ出力か°“１′°になり、計数回
路６のカウンタ６ｂをノア回路６ａを経でリセットし、
かつフリップフロップ５ｃの出力（＝カウント・イネー
ブル信号２１）により計数を停止させる。
所要ビット数のデータ１１が誤りなく受とられた場合は
、最終ビットを計数回路６でカウントした後、計数回路
６からの入力確認信号１６か°１°゛になり、次のクロ
ック１２でフリップフロップ５ｅの出力が１”（こなっ
たとき、ナンド回路５ｆの出力が°゛０゛′になり、フ
リップフロップ５ｃｌリセツトし、次からフリップフロ
ップ５ｅｕリセツトする。また、フリップフロップ５Ｃ
かリセットされたことにより、カウント・イネーブル信
号２１が０′′になり、計数回路６の計数が停止する。
、最終ビットを計数回路６でカウントした後、計数回路
６からの入力確認信号１６か°１°゛になり、次のクロ
ック１２でフリップフロップ５ｅの出力が１”（こなっ
たとき、ナンド回路５ｆの出力が°゛０゛′になり、フ
リップフロップ５ｃｌリセツトし、次からフリップフロ
ップ５ｅｕリセツトする。また、フリップフロップ５Ｃ
かリセットされたことにより、カウント・イネーブル信
号２１が０′′になり、計数回路６の計数が停止する。
ざらに、アンド回路５９により最後のシフト・パルス１
７の出力中に書込パルス１８ヲ出力させ、シフト・レジ
スタ３の受信データ１９ヲレジスタ４に書込む。
７の出力中に書込パルス１８ヲ出力させ、シフト・レジ
スタ３の受信データ１９ヲレジスタ４に書込む。
以上説明したように本発明は、トリガー発生回路および
計数回路を設けることにより、誤り検出回路を非常に簡
単な、構成要素の少ないものにでき、ざらに入力データ
を遂次確認しているため、誤り検出を迅速に行うことか
でき、またシフト・レジスタについでもその構成要素を
従来のＩ／２に小型化できる９カ果かある。
計数回路を設けることにより、誤り検出回路を非常に簡
単な、構成要素の少ないものにでき、ざらに入力データ
を遂次確認しているため、誤り検出を迅速に行うことか
でき、またシフト・レジスタについでもその構成要素を
従来のＩ／２に小型化できる９カ果かある。
第１図は本発明の直列−並列変換回路の一実施例のブロ
ック図、第２図はそのタイムチャート、第３図は第１図
の直列−並列変換回路の具体例の回路図、第４図は従来
例の回路図である。 １・・・同期検出回路、 ２・・・誤り検出回路、３
・・・シフト・レジスタ、４・・・レジスタ、５・・・
トリガー発生回路、６・・・計数回路、１１・・・入力
データ、 １２・・・クロック、１３・・・出力デ
ータ、 １４・・・同期信号、１５−・・誤り検出
信号、 １６・・・入力確認信号、＋ ７ ・・・シ
フト・パルス、 １８・・・書込パルス、１９・・・受
信データ、 ２１・・・カウント・イネーブル信号。
ック図、第２図はそのタイムチャート、第３図は第１図
の直列−並列変換回路の具体例の回路図、第４図は従来
例の回路図である。 １・・・同期検出回路、 ２・・・誤り検出回路、３
・・・シフト・レジスタ、４・・・レジスタ、５・・・
トリガー発生回路、６・・・計数回路、１１・・・入力
データ、 １２・・・クロック、１３・・・出力デ
ータ、 １４・・・同期信号、１５−・・誤り検出
信号、 １６・・・入力確認信号、＋ ７ ・・・シ
フト・パルス、 １８・・・書込パルス、１９・・・受
信データ、 ２１・・・カウント・イネーブル信号。
Claims (1)
- 【特許請求の範囲】 特定の信号に符号化された同期信号と、連続した２つの
相反する値により各ビットの値を表わすように符号化さ
れたデータの直列−並列変換回路であつて、 前記データとクロックを入力し、同期信号を検出する同
期検出回路と、 同期信号が検出されると初期化されてカウント・イネー
ブル信号および前記クロックを２分周したシフト・パル
スを出力し、１情報分のデータが正しく入力されたこと
を示す入力確認信号が入力されると、前記クロックに同
期させて書込パルスを出力し、誤り検出信号が入力する
と次の同期信号が検出されるまでシフト・パルスおよび
書込パルスの発生を停止するトリガー発生回路と、同期
信号により初期化され、カウント・イネーブル信号のあ
る間、シフト・パルスをカウントし、１情報分のビット
数になると入力確認信号を出力し、誤り検出信号が入力
すると、前記カウントをリセットする計数回路と、 同期信号により初期化され、クロックによつて入力デー
タを逐次、保持し、シフト・パルスにより１クロック前
のデータと現在のデータを比較し、一致していた場合に
は受信誤りとして誤り検出信号を出力する誤り検出回路
と、 入力データをシフト・パルスに同期させて１ビットに対
して１データだけ記憶するシフト・レジスタと、 書込パルスによりシフト・レジスタの受信データが書込
まれるレジスタを有する直列−並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259955A JPS62118658A (ja) | 1985-11-19 | 1985-11-19 | 直列一並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259955A JPS62118658A (ja) | 1985-11-19 | 1985-11-19 | 直列一並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118658A true JPS62118658A (ja) | 1987-05-30 |
Family
ID=17341238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259955A Pending JPS62118658A (ja) | 1985-11-19 | 1985-11-19 | 直列一並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118658A (ja) |
-
1985
- 1985-11-19 JP JP60259955A patent/JPS62118658A/ja active Pending
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