JPS62118529A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ０）産業上の第１」用分野 本発明は、単導体装置の製造方法に関するｔのである。

（ロ）従来の技術 牛導体基扱上に電極層をリフトオフ法により形成する際
、従来、２層のレジスト膜を用いていた。この２１−の
レジスト族としては、例えば、５ｏ１１ｄ　　５ｔａｔ
ｅ　　Ｔｅｃｈｎｏｌｏｇｙ日本版　１９８１年＃：、
８月号　第６７頁７２いし第４６責の「レジスト研究の
最前線Ｊ（Ｍ、Ｊ・Ｈｏｙｄｅｎ）に開示されている。

この２層しジス）ＩＩは＃Ｉ４図け〕に示すように、基
板（１）に感度の高い基部レジス）農四金便用し、この
レジスト膜（７）の上に感度の低い上部レジス）７ｉＨ
ＩＨ？丈用しており、この２１−レジスト族を蕗元、現
像すると、第４図（ロ）に示すようＩＣなる。このレジ
ス）膜をマスクとして、第４図（ハ）に示すように，基
板（１）上にアルミニウム（１’）（５Ｊ′ｆｅ蒸看す
る。然る後にレジスト膜ｔ−ｉ去すると％Ａ、／がリフ
トオフされて、基板（１）上にＡ７電極（５）か配役さ
れる。

（ハ）発明が解除しようとする問題点 しかしながら、従来の方法では基部レジスト膜（至）と
上部レジス）　ａ（２１１との間のオーバフ１ングが光
分とれず、リフトオフが良好に行な兄ない。

筐た、半導体基板（１）に埋め込み酸化膜などが形成さ
れて１段差か生じている場合、ステップカバレージＥ良
好にすることが國１れるが、レジスト族は熱ｒｃ　′＃
＜　ｓステップカバレージ全長くするため、蒸着時に基
板加熱全行なうことができないなどの問題がある。

に）問題点ｖｆ″解決するための手段 本発明は、半導体基板上に尚蹟度のリン會含有したリン
ガ２ス農からなる＠１〜と、この第１層上に低濃度のリ
ンを含傅し皮ＩＪ　ｙガラス１几は二酸化シリコンから
なる第２層と全夫々形成し。

このＭ２Ｊ−上にレジスト膜にてバターニングを施した
後、少なくと％ｉ８０記ｉ２＋１１−越える深さ１で異
方性エツチングにより選択的に第２／ｗ會除去し。

次いで等方性エツチングにより前記第１層を選択的に除
去した後、＃８ｔレジスト膜を除去し、！！ｔＩ記第１
．Ｍ２／Ｉｔマスクとしてリフトオフにて基板上に１！
極層を形成することを特徴とする。

（ホ）作　用 本発明によれば、異方性エツチングによるエツエング深
さを真如することにより、第１層と第２層との間のオー
バハング金目由に制御で！！、良好なリフトオフが行な
える。また、電極層全蒸着する際、＆＆’ｉｔニア３０
熱できるので、膜質が良く、ステップカバレージの良い
Ｒを得ることができる。

（へ）実施例 以下１本発明の実施例を図面全参照してれ明する。

シリコン牛導体基板（１）表面に、高濃度のリンＣＰ）
を歯付したリングラス（ＰｓＧ）ｔ−ＣＶＤ法により形
成することにエリ基板（１）上に第１層（２）ｔ−設け
る。この第１層（２）上に、二酸化シリコン（Ｓ　ｔ。

２〕又は低一度のＰ２含好し−ｐＰｓＧ￥ｒ、ＣＭＤ法
により形成する。本実施例ではこの第１層（２）上に５
ｉＯａからなる第２１曽（３）全役Ｃする（第１図打）
参照】。

このように基板（１）上に第１層（２）、および第２層
（３１’を形成した後、第２層（３）上にレジスト膜（
４）を塗布し用足のバターニングｖｉ−施す（４１図（
ロ）参照）。

然ル後１反応性スパッタエツチングによる異方性エツチ
ングにより、少なくと％第２７１＃ｆ３１を越える深さ
ｌで選択的にエツチング除去する（第１図（ハ）参照）
。続いて、＊フッ酸ヲエツテヤントに用い１等号性エツ
チングにより第１層（２）ｔエツチング除去する（第１
図に）参照）。このエツチング処理ＩＣおいて、高濃度
のＰＱ含むＰＳＧと８１０２とはそのエツチング速度比
が１００：１程度あり、ＰＳＧからなる第１１曽（２）
が早（エンチングされ。

第１１（２）と第２ノ曽（３）との間には、す７トオフ
に適したオーバハングが得られる。このオーバフ１ング
の１７１は、等方性エツチングの処理時間で容易に制御
できる。

その後％Ｍ２層（３１−ｈのレジス［膜（４）を収り除
き。

第１．第２層（２バ３ｊをマスクとして、この上に１例
Ｌｋ−１，Ａｌ＊’ｔスパッタリングなどにより電極層
（５Ｊ　ｔ−形成する（＃４１図（ホ）参照）。続いて
、再び希を収り除けば、第２層（３１上の１／層１５１
はリフトオフされ、＆板（ＩＪ上に電極１ｍ　ｔ５３が
形成される（第１図（へ）参照）。

尚、基板に、埋め込み酸化膜が形成されており。

膜長がある場合には、基板（Ｌｌ’に７１ｏ熱しながら
、スパッタリングで電極＃（５Ｊｔ形成すると、電極層
（５）には、良好なステップカバレージが得られる。

次に、本発明方法をダイナミック型記憶素子（以下、Ｄ
ＲＡＭという。）に実施する場合につき脱明する。ＤＲ
ＡＭの蓄積部は第２図に示すように、基板（１）に設け
られた注入層（１１と酸化膜αυを介してその上に形成
したゲート電極ｕ４より構成される。従来、この蓄積部
の形成方法は、注入のためのマスク工程と、ゲートエツ
チングの友めのマスク工程が別々に行なわれており１両
者の位置関係にずれが生じる。この位置ずれが大きくな
ると、メモリが動作しなくなり、歩留りの低下を招ね（
０斯る小部−＆を解消する几めに１本発明法は好適であ
る。

そこで、本実施例では、ｔず、基板（１）上にＰ濃度９
１１ｉｔパーセントのＰＳＧ（２）１１−ＣＵＤで８０
００Ｘ形成する。次いで、このＰＳＧ（２）上にＣ′Ｃ
ＩＤにより８１０１（３）１に５００Ａ形成する。

この８１０２（３）上にレジスト膜（４）全塗布し、パ
ターニンクスる。そして反応性スバソタエッナングによ
り、　Ｓ　ｉ　０２（３）＠選択的にエツテングし。

次いでＰＳＧ（２）Ｅ４ＱＯＯＡエツチングする。続い
て、水；フッ酸−１００：１からなる布フッ敵テング除
去する。この時のエツチングレートはＰＳＧ−４０００
Ｘ／ｍｌｎ、Ｂｌｏ２−２８Ａ／ｍｉｎである。

然る後、レジスト膜（４）會残した［Ｌイオン注入によ
り、壮大／１（１（ｊを形成する。その後レジスト膜（
４）を除去し、　＆［２（１〕ｔ−２５０℃に加熱して
、タングステンシリサイド（ＷＳｉｇ）２スパツタリン
グして４０００Ａのゲート電極ノｍｕａｉ形成する。

その後、希フッ酸中に１０分程度浸漬し、Ｗ＋Ｓｉ２の
ゲート電極層ｕ４會リフトオフする。ここで、ＷＳ　ｉ
　２のゲート電極の形成と、イオン注入とが同じマスク
で行なわれるので、双方のずれはない。

尚、図中（＋３１は埋め込み酸化膜である。

比較のため、従来の方法で作成したゲートと注入層との
位置ずれ全ＳＥＭ観察等を用いて評価したところ０．６
μ陶程度の位置ずれがあり几が、本夾施例法では位置ず
れは認められなかりた。

（ト）発明の詳細 な説明したように、本発明方法によれば、リフトオフの
際のオーバハングが容易にして且つその電も大きくとる
ことができるので、リフ（オフが良好に行なえる。また
、基板全加熱して、電極層を形成することができるため
、ステップカバレージが良くなるなど、その工業的価値
は大きい。

【図面の簡単な説明】

第１図０）なｈし第１図（ヘ）は本発明の各工程を示す
断面図、第２図は本発明が適用される牛導体装置會示す
断面図、篤３図Ｕ｝および第６図（口）は本発明の他の
実施例を示す各工程断面図，第４図（イ）ないし第４図
（ハ）は従来例を示す各工程の断面図である。 ｉｌｌ・・・牛導体基板，（２）・・・第１層（　Ｐ　
ＳＧ　）、　（３Ｊ・・・第２層（Ｓｉｎｇ）、（４１
・・・レジスト膜％（５）・・・電極層Ｏ 第１図 第１図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に高濃度のリンを含有したリンガラ
   ス膜からなる第１層と、この第１層上に低濃度のリンを
   含有したリンガラスまたは二酸化シリコンからなる第２
   層とを夫々形成し、この第２層上にレジスト膜にてパタ
   ーニングを施した後、少なくとも前記第２層を越える深
   さまで異方性エッチングにより選択的に第２層を除去し
   、次いで等方性エッチングにより前記第１層を選択的に
   除去した後、前記レジスト膜を除去し、前記第１、第２
   層をマスクとしてリフトオフにて基板上に電極層を形成
   することを特徴とする半導体装置の製造方法。