JPS62118445A - 制御装置試験方式 - Google Patents
制御装置試験方式Info
- Publication number
- JPS62118445A JPS62118445A JP60259220A JP25922085A JPS62118445A JP S62118445 A JPS62118445 A JP S62118445A JP 60259220 A JP60259220 A JP 60259220A JP 25922085 A JP25922085 A JP 25922085A JP S62118445 A JPS62118445 A JP S62118445A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- circuit
- interface
- buffer memory
- tested
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、制御装置の試験方式に関し、特に、各種入出
力制御機器の制御回路の動作試験を行う場合に適用され
る試験方式に関する。
力制御機器の制御回路の動作試験を行う場合に適用され
る試験方式に関する。
（従来技術）
従来、この種の制御回路の動作試験は、実際の入出力機
器を接続して行っており、例えば磁気ディスク装置や磁
気テープ装置などの入出力機器の制御装置あるいけその
アダプターなどの試験には実際の入出力機器を用いて行
っている。
器を接続して行っており、例えば磁気ディスク装置や磁
気テープ装置などの入出力機器の制御装置あるいけその
アダプターなどの試験には実際の入出力機器を用いて行
っている。
（発明が解決しようとする問題点）
このように従来の制御回路の試験は、実際の入出力機器
を接続して行わなければならないので試験システムとし
て非常に高価かつ犬がかりなものになるという欠点があ
った。
を接続して行わなければならないので試験システムとし
て非常に高価かつ犬がかりなものになるという欠点があ
った。
本発明は、上述の欠点をなくするとともに、フ凪か
アームウェアを変可するだけで異なる入Ｍ機器。
を擬似することも可能とした安価な装置試験システムを
提供することを目的とする。
提供することを目的とする。
（問題点を解決するための手段）
本発明による試験方式は、実際の入出力機器の機構的な
動作を除く同等のインタフェースを持つ回路ヲマイクロ
プロセッサやバッファメモリなどを用いて作成し、マイ
クロプロセッサがバッファメモリに書き込まれた動作手
順に従って被試験制御回路とのインタフェース動作を行
うことにより、制御回路は実際の入出力機器を接続して
動作しているものと同等の試験を行うことが可能であり
、またファームウェアを変更することにより、異なる入
出力機器を擬似することも可能となるようにしたもので
ある。
動作を除く同等のインタフェースを持つ回路ヲマイクロ
プロセッサやバッファメモリなどを用いて作成し、マイ
クロプロセッサがバッファメモリに書き込まれた動作手
順に従って被試験制御回路とのインタフェース動作を行
うことにより、制御回路は実際の入出力機器を接続して
動作しているものと同等の試験を行うことが可能であり
、またファームウェアを変更することにより、異なる入
出力機器を擬似することも可能となるようにしたもので
ある。
（実施例）
次に、図面を参照して本発明の実施例について説明する
。
。
第１図は本発明を実施する場合の試験システムの構成図
である。装置試験回路１と被試験制御回路２とが接続さ
れ、更にその上位装置３が前記被試験制御回路２に接続
される。
である。装置試験回路１と被試験制御回路２とが接続さ
れ、更にその上位装置３が前記被試験制御回路２に接続
される。
第２図は本発明の実施例を示すブロック図である。イン
タフェース回路１１が前記被試験制御回路２と接続され
、演算回路（ＡＬＵ）１２とバッファメモリ１３および
リードオンリメモリ（ＲＯＭ）１５が内部バス１４ＶＣ
接続さね１、更に前記インタフェース回路１１もこｆｌ
に接続される。才た、シーケンサ１６が前記ＲＯＭ］５
と接続される。
タフェース回路１１が前記被試験制御回路２と接続され
、演算回路（ＡＬＵ）１２とバッファメモリ１３および
リードオンリメモリ（ＲＯＭ）１５が内部バス１４ＶＣ
接続さね１、更に前記インタフェース回路１１もこｆｌ
に接続される。才た、シーケンサ１６が前記ＲＯＭ］５
と接続される。
次に、本発明の動作を図面を参照して詳細に説明する。
上位袋ｗ３からのＪＷ 、；ｊ’：により５装置試験回
路１内のバッファメモリ１３へ被試験制御回路２を介し
て手順を書き込む。その後、各種指令コマンドを上位装
置３から被試験制御回路２へ送出し、該制御回路２けそ
れに（−たがい装置試験回路１に対し制御信号やデータ
、コマンドを送出１−１被試験制御回路２とのインタフ
ェース動作を行う。
路１内のバッファメモリ１３へ被試験制御回路２を介し
て手順を書き込む。その後、各種指令コマンドを上位装
置３から被試験制御回路２へ送出し、該制御回路２けそ
れに（−たがい装置試験回路１に対し制御信号やデータ
、コマンドを送出１−１被試験制御回路２とのインタフ
ェース動作を行う。
それに対応して装置試験回路１は、インタフェース回路
１１からの信号により演算回路１２がＲＯＭ１５のファ
ームの指示により動作し、先にバッファメモリ１：ｌｌ
Ｃ書き込まれている手順にそってインタフェース回路１
１を介し制御回路２とのインタフェース動作を行う。こ
の時シーケンス毎に異常動作が可能であり、もし異常動
作指示があればそれにしたがい、そｆｌを被試験制御回
路２が検出してそれに該当すべき動作を行ったかどうか
を上位装置３でチェックする。正常動作指示についても
全く同様に行い得る。
１１からの信号により演算回路１２がＲＯＭ１５のファ
ームの指示により動作し、先にバッファメモリ１：ｌｌ
Ｃ書き込まれている手順にそってインタフェース回路１
１を介し制御回路２とのインタフェース動作を行う。こ
の時シーケンス毎に異常動作が可能であり、もし異常動
作指示があればそれにしたがい、そｆｌを被試験制御回
路２が検出してそれに該当すべき動作を行ったかどうか
を上位装置３でチェックする。正常動作指示についても
全く同様に行い得る。
（発明の効果）
本発明は以上説明したように、マイクロプロセッサやバ
ッファメモリなどによる比較的簡単な回路で高価な入出
力機器を擬似することにより、入出力制御回路の試験シ
ステムを安価に構築可能とする効果がある。
ッファメモリなどによる比較的簡単な回路で高価な入出
力機器を擬似することにより、入出力制御回路の試験シ
ステムを安価に構築可能とする効果がある。
第１図は本発明を実施する場合の試験システムの構成図
、第２図は本発明の実施例を示すブロック図である。 ｌ・・・装置試験回路、 ２・・・被試験制御回路、
３・・・上位装置、 １１・・・インタフェース回
路、１２・・・演算回路、 １３・・・バッファメモ
リ、１４・・・内部パス、 １５・・・ＲＯＭ。 １６・・・シーケンサ。
、第２図は本発明の実施例を示すブロック図である。 ｌ・・・装置試験回路、 ２・・・被試験制御回路、
３・・・上位装置、 １１・・・インタフェース回
路、１２・・・演算回路、 １３・・・バッファメモ
リ、１４・・・内部パス、 １５・・・ＲＯＭ。 １６・・・シーケンサ。
Claims (2)
- （１）、マイクロプロセッサと、バッファメモリと、フ
ァームを格納するリードオンリメモリ（ＲＯＭ）と、被
試験装置インタフェースとを有し、前記バッファメモリ
上に前記被試験装置インタフェースの異常手順を書き込
み、被試験装置と接続して該被試験装置の上位装置から
の指示に対する該被試験装置との異常手順時のインタフ
ェース動作を行い、前記被試験装置の動作を確認するこ
とを特徴とする制御装置試験方式。 - （２）、前記バッファメモリ上の手順を前記被試験装置
の上位装置から書き込む手段を有することを特徴とする
特許請求の範囲第１項に記載した制御装置試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259220A JPS62118445A (ja) | 1985-11-19 | 1985-11-19 | 制御装置試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259220A JPS62118445A (ja) | 1985-11-19 | 1985-11-19 | 制御装置試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118445A true JPS62118445A (ja) | 1987-05-29 |
Family
ID=17331069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259220A Pending JPS62118445A (ja) | 1985-11-19 | 1985-11-19 | 制御装置試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118445A (ja) |
-
1985
- 1985-11-19 JP JP60259220A patent/JPS62118445A/ja active Pending
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