JPS6190522A - Ａｄ変換器の高速化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） アナログデータをディジタル計算機（以下ＣＰＵにて表
わす）で処理する場合、アナログデータをディジタルデ
ータに変換するアナログ−ディジタル変換器（以下ＡＤ
変換器という）を必要とすることはよく知られている。

本発明はこのＡＤ変換器の変換速度の高速化装置に関す
るもので、一定時間内に得られる変換データの数を増す
ことはアナログ信号計測７ステム、アナログ信号による
メカニズムの精密な制御等に利用効果がある。

（従来の技術） 近年高速ＣＰＵの出現によってより分解能が高く（ビッ
ト長が大きい）高速な高精度ＡＤ変換器が要求されてい
るが、精度と変換速度の１９４係は相反的であって、従
来の技術ではＡＤ変換器をＴｊ４成する素子の高速化を
必要としているため、ＡＤ変換器がかなり高１曲なもの
となること、寸だ〕免に変換１土度は素子の動作速度に
よって１ｌＩ１１限されることが欠点であった。

１１一体重には後述の匠来のＡＤ変換器の、１１）成金
示ｆ　弔２　Ａ　中のサンプルホールド素子５はアノ＜
−チャタイムｔ１およびセトリングタイムｔ２（第３図
の１７）が短い高速素子であること、またＡＤ変換部７
の変換時間ｔ３（第３図の１８）が短い高速素子である
ことが必要であるが、たとえば２倍高速な素子は２倍で
はなく数倍高価となるのが現状である。

弔１図はＣＰＵとＡＤ変換器とＣＰＵによって処理され
る装置より成る／ステムの溝成例図で、図中の１はＣＰ
Ｕ、　　２はＡＤ変換器、３はアナログ信号をＡＤ変換
器に出力しＣＰＵより制御卸入力を受取るようなたとえ
ば加熱炉のような装置４（以下簡単に装置という）であ
る。ＣＰＵＩが装置３のモニタ出力よりのアナログ信号
１４を監視しながら一定時間毎にコントロール情報３０
をＡＡＡｓ２制御入力に送出する第１図のンステムでは
、アナログ信号１４をディジタル信号２８に信号変換す
るＡＤ変換器２を設けることが必要である。

いま装置４３を加熱炉とすれば、モニタ出力信号１４は
炉温度のアナログモニタ信号であるから、これをＡＤ変
換器に入力して一定周期毎にディジタル信号に変換する
ことにより、ＡＤ変換しだディジタル信号２８とＡＤ変
換終了信号２９とを発生させ、ＣＰＵの入出力部に入力
する。ＣＰｔＪｆｄこれらの温度モニタ信号から装置の
制（財）信号３０を発生して装置の制御入力として出力
する。なお装置３にはイ重々のものが使用されるが、発
電機の場合ならモニタ出力は発成出力モニタなどが用い
られる。

第２図は従来のＡＤ変換器の構成例図である。

図中の１４はアナログ信号入力、４はバッファ増幅器、
５はサンプルホールド回路、１５はその入力、６はタイ
ミング発生部、１６はその出力である制御　　　；信号
、１７はアナログホールド信号、１８はＡＤ変換スター
ト信号、７はＡＤ変換部、１９はＡＤ変換によるディジ
タル信号量ツバ２０はＡＤ変換終了１言号である。

次に本発明の理Ｎｉ’Ｆのために従来のＡＤ変換器を示
す第２図の動作を詳しく説明するが、第３図は第２図の
各部波形図である。第２図においてバッファ増幅器４は
アナログ信号入力を高インピーダンスで受ケ、１氏イノ
ピーダンスで出力する。その出力であるアナログ信号１
５（波形は任意であるが凹室上第３図１５に示すように
３角波信号とする）はす／プルホールド回路５に入力さ
れる。サンプルホールド回路はタイミング発生部６より
のコントロール信号１６が°゛０”（第３１］　１６　
）の期間は入力アナログ信号を取込み、コントロール信
号１６の立上りエツジ時点のアナログ入力信号１５の直
圧をコントロール信号１６が”ｌ”の期間保持する。こ
の保持は信号１６が再び°゛０”になると解除され入力
データを取込むようになる。すなわちサンプルホールド
回路は連続的に変化する信号の１点をサンプルしてその
、Ｌ圧を保持する機能を持ち、その出力はアナログホー
ルド信号１７になる。一般にサンプルホールド回路は波
形図１７に示す１６の立上りからデータをホールドする
ａ点までの時間（すなわちサンプルホールドの動作遅延
時間）であるアパーチャタイムｔｌと、波形１６がＱ０
１′となると５圧保持が解除されホールド状態から入力
データ取込み状態すなわちサンプル状態への移行時間と
なる波形１６の立下りエツジからｂ点までの時間である
セトリングタイムｔ２が必要である。

タイミング発生部６はサンプルホールド回路が電圧保持
中にそのコントロール信号１６と、ＡＤ変換部７へのＡ
Ｄ変換スタート信号１８およびＡＤ変換終了信号２０を
発生する。これらの各信号の繰返し周期は第１図のよう
なシステム間で決定され、一定期間に何点のＡＤ変換デ
ータをＣＰＵが取込むようにするかによって決まる。こ
の最大繰返し回数はサンプルホールド回路とＡＤ変換部
の動作限界によって制約を受ける。

次にＡＤ変換部７はサンプルホールド回路の出力１７が
ホールド状態のときタイミング発生部よりのＡＤ変換ス
タート信号１８で保持された電圧をデイジタル信号にコ
ード化した信号への変換を実行する。その結果第３図の
波形１８発生のｔ３時間後にディジタル信号となったＡ
Ｄ変換データ１９が出力され、タイミング発生部６はＡ
Ｄ変換部７の変侠動作終了時に、波形１９のＡＤ変侠デ
ータを後段回路か取込めるようＫＡＤ変換終了信号２ｏ
を発生するが、この信号２ｏでＡＤ変換データをランチ
できる。続いてタイミング発生部６はコントロール信号
をパ０”として次にＡＤ変換しようとするアナログデー
タをサンプルホールド回路５に取り込む、このとき期間
ｔ２内で保持電圧から入力信号取込み電圧に変化する。

第３図の波形１７の破線部は波形１５の電圧を示してい
る。

なおコントロール信号１６の周期２Ｔｏについては次の
条件が必要である。

ｔｏ≧ｔｌ＋ｔ３　　　　　　　　　・・・・・曲・・
・（１）ｔｏ≧ｔ２　　　　　　　　　　　　曲・・・
・・・・・（２）ｊ、＝サンプルホールドのアバ−、チ
ャ（ａｐｅｒｔｕｒｅ　）タイム Ｌ２＝サンプルホールドのセトリング（ｓｅｔｔｔｉｎ
ｇ　）タイム ｔ３＝ＡＤ変換部の変換時間 （発明の具体的な目的） 本発明は２個のサンプルホールド回路とアナログセレク
タを用いることによって、ＡＤ変換速度を従来のＡＤ変
換器の２倍にすることを目的としている。

（発明の構成と動作） 本発明は前記の時間的条件（１）　、　（２）両式を満
足させ、しかもＡＤ変換速度を２倍に高速化するもので
、第４図は本発明によるＡＤ変換器の高速化装置の回路
構成図、第５図と第６図は第４図の各部波形図である。

第４図において８はバッファ増幅器でアナログ信号１４
を高インピーダンスで受入れ低インピーダンスで出力す
るインピーダンス変換器である。−例として理解し易い
ように三角波としたそのアナ　　　　　　　１０グ信号
出力２１は９のサンプルホールド回路■と１０のサンプ
ルホールド回路■（以下それぞれＳＨＩ。

ＳＥＬと略記）に入力され、ＳＨＩ　９ではタイミング
発生部１２よりのコントロー、ル信号２２が０”の期間
は入力アナログ信号２１を取込み、コントロール信号２
２の立上り時点のアナログ電圧（第５図のａ点。

ｄ点）を保持する。コントロール信号２２がパ１”の期
間この電圧は保持されるが、コントロール信号２２がＯ
＃に転じると保持状態は解除されデータ取込（サンプル
）状態になるが、そｉｔと同時に５ｕｎ１０へのコント
ロール信号２４は第５図２４のように１＃となり、Ｓ川
口０はＳＨＩ　９と同様−動作し、第５図のアナログ入
力信号２１のｂ点とｅ点を保持する。このようにして５
ＨＩ９とＳＲ■１０の出力波形は第５図の２３と２５と
なり時間的には前記（２）式を満足する。

両サンプルホールド回路の出力信号２３と２５はアナロ
グセレクタ１１に入力するが、コントロール信号２２が
°゛１″のときはサンプルホールド出力信号２３を出力
し、コントロール信シじ２２が０″のときは出力信号２
５を出力するから、アナログセレクタ１１はタイミング
発生部１２よりのコントロール信号２２と同一のＳＥＬ
信号によって選択し、第６図の波形２６のような信号２
６を出力する。堰おタイミング発生部１２はコントロー
ル信号２２　（ＳＥＬを含む）と２４゜ＡＤ変換スター
ト信号２７およびＡＤ変換終了信号２９を発生する。こ
れらの波形は第５図と第６図に示す通りである。

１３はＡＤ変換部で、アナログセレクタ１１の出力信号
２６をタイミング発生部１２よりのＡＤ変換スタート信
号２７によってＡＤ変換を実行する。その結果第６図の
波形２７のｔ３時間凌にはＡ［）変換データ２８とタイ
ミング発生部よりのＡＤ変換終了信号２９が発生する。

（第６図の２８の波形図では波形２７のｔ３時間後では
なくそれ以前よりＡＤ変換データが出力しているように
見えるが、との出力は図の上方の２６の波形に直接対応
するものではなく、前のタイミングのす／プルホールド
電圧がＡＤ変換されて順に出力していることを示してい
る）なお第５図の２２と第６図の２２は同一波形で、第
５図と第６図の時間比較のために示しである。

第５図の２２　、２３　、２５および第６図２７　、２
９　、２２を比較すれば前記（１）式も満足することが
わかる。

（後にさらに説明する。） 次に第４図を第５図および第６図と関連させてその動作
をさらに詳しく説明する。第５図２１に示すアナログ信
号が入力すると９のＳＨＩはタイミング発生部１２より
のコノトロール１５号２２の立上り時点より１．時間後
の波形２１のａ点の電圧を保持する。

この電圧保持はコントロール信号２２が′ｌｎの間続き
、“ＯｎになるとＳＨＩは保持を解除して入力波形２１
の電圧を取込む１．その電圧は波形２３に示すＳＨＩ出
力波形の保持解除よりｔ２時間後に完全に安定する、こ
の点は波形２１のＣ点に当る。他方１０のＳＨ■はタイ
ミング発生部１２よりのコントロール信号２４の立上り
時点よりｔ１時間後の波形２１のｂ点の電圧を保持する
、この電圧保持はコントロール信号２４が１″の間続き
、パＯ”になるとＳＨ■は保持を解除して波形２１の電
圧を取込む、コントロール信号２２と２４は互に極性が
反対の信号であるから、ＳＨＩが電圧保持中なら５ＨＩ
Ｉは電圧取込み中であり、ＳＨＩが電圧取込み中なら５
ｋｉｌｌは電圧保持中である。

つぎにアナログセレクタ１１はタイミング発生部が出力
するコントロール信号２２によって制菌され、この信号
２２が“ｌ”のときはＳＨＩの保持電圧（波形２３）を
出力し、信号２２がパＯ”のときはＳＨ［ｌの保持電圧
（波形２５）を出力するので出力波形は２６となる。こ
のようにアナログセレクタの出力はＳＨＩと５ＨＩＩの
各の渫持電圧を選択してＡＤ変換部１３に入力する。

ＡＤ変換部１３はタイミング発生部よりのＡＤ変換スタ
ート信号２７によってＡＤ変換動作を開始し、２３時間
後に動作を終了するとＡＤ変換されたデータを波形２８
として出力する。ＡＤ変換の動作時間ｔ３はＡＤ変換部
１３の特性によって決まるので、タイミング発生部１２
はＡＤ変換スタート信号２７を出力したときからｔ３時
間経過後にＡＤ変換終了信号２９を出力する。この信号
２９はＡＤ変換データ２８をラッチできるタイミングで
出力される。

つぎに前記の第５図の２２　、２３　、２５と第６図の
２７゜２９　、２２を比較すれば（１）式も満足するこ
とを説明する。波形２２の立上りエツジよりｔ１Ｅｆ＃
間はＳＨＩのアパーチャタイムで波形２３と２６に示し
である。他方波形２２の立下りエツジ（波形２４の立上
りエツジ）よりｔ１時間は５ＨＩＩのアパーチャタイム
で波形２５と２６に示しである。波形２６の１．時間と
波形２７のｔ３時間（ＡＤ変換部１３の変換動作に要す
る時間）と波形２２のｔｏ待時間よりｔｏ≧ｔｌ＋ｔ３
となり前記（１）式は満足する。次に第５図の波形２３
のｔ２時間はＳＨＩのセトリングタイム、波形２５のｔ
２時間は５ＨＩＩのセトリングタイムをそれぞれ示す。

このｔ２時間とコントロール信号２２のｔｏ待時間を比
較するとｔｏ＞ｔ２となり１）１ｊ記（２）式も（１４
足される。

ここで第３図のコントロール信号１６の波形のｔ。

時間と、第５図および第６図のコントロール信号の波形
２２のｔｏ待時間を等しいものとし、第３図のＡＤ変換
データ１９と第６図のＡＤ変換データ２８とを比較する
と、従来の回路より得られる変換データに対し本発明の
回路より得られる変換データはｔ。

時間内で２倍になることがわかる。すなわち従来の第２
図のようなＡＤ変換器の回路にサンプルホール下回路１
つとアナログセレクタ１つおよびそれらのコントロール
信号を追加するだけで、しかもこれらは従来の素子がそ
のまま使用できるが、ＡＤ変換精度を損うことなくＡＤ
変換速度を２倍に高めることができる。

（発明の効果） 本発明のＡＤ変換器による変換速度の倍速化は一定時間
内に２倍多くのデータが得られるという実用上大きな効
果が得られる。

従来のＡＤ変換器でも高速素子が得られればこれは可能
であるが高価なものとなり、本発明のＡＤ変換器にその
高速素子を使用すれば高速素子による最高変換速度の２
倍が得られることも明らかである。しかし本発明は従来
の回路素子を使用しても変換速度を倍速できることが特
長である。

まだＡＤ変換速度の倍増は第２図のような従来回路を２
台並列にして並列動作を行っても実現できる。しかし特
にＡＤ変換部７は他の素子に比べて著しく高価であるか
ら、ＡＤ変換部を２個使用するよりも本発明回路のよう
にサンプルホール下回路とアナログセレクタを増加した
回路とした方がはるかに安価になることは明らかである
。

【図面の簡単な説明】

第１図はＡＤ変換器を含むコンピュータ／ステムの構成
例図、第２図は従来のＡＤ変換器の構成例図、第３図は
第２図の各部波形図、第４図は本発明によるＡＤ変換器
の構成例図、第５図と第６図は第４図の各部波形図であ
る。 ｌ・・・ＣＰＵ、　　２・・・ＡＤ変換器、３・・・被
制御装置、４．８・・・バッファ増幅器、５，９．１０
・・・サンプルホールド回路、６，１２・・・タイミン
グ発生部、７．１３・・・ＡＤ変換部、１１・・・アナ
ログセレクタ、１４　、１５　、２１・・・アナログ信
号入力、１６　、２２　、２４・・・コントロール信号
、１７，２３．２５・・・アナログホールド信号、１８
．２７・・・ＡＤ変換スタート信号、１９　、２８・・
・ＡＤ変換出力信号、２０　、２９・・ＡＤ変換終了信
号、２６・・・アナログセレクタ出力信号。 特許出願人　　国際眠気株式会社 代　理　　人　　　大　　塚　　　　　′子 外１名 Ｆ７１図 第３図 ｑ兎

Claims (1)

【特許請求の範囲】
1. 入力アナログ信号を並列に入力させる一対のサンプルホ
   ールド回路と、入力アナログ信号の１点をサンプルして
   その電圧を取込み一定時間保持することを前記一対のサ
   ンプルホールド回路が一定時間毎に繰返して交互に行う
   互に逆極性の一対のコントロール信号とＡＤ変換部への
   ＡＤ変換スタート信号および外部へのＡＤ変換終了信号
   とを発生するタイミング発生部と、前記一対のコントロ
   ール信号の一方を用いて前記一対のサンプルホールド回
   路の各出力を交互に切替えて次段のＡＤ変換部に入力さ
   せるアナログセレクタと、前記ＡＤ変換スタート信号に
   よつて前記アナログセレクタよりの入力のアナログより
   ディジタルへのＡＤ変換動作を開始しこのＡＤ変換部の
   特性によつてあらかじめ決めてある一定時間後にＡＤ変
   換を終了しＡＤ変換出力を前記ＡＤ変換終了信号と同時
   に外部に出力するＡＤ変換部とを具備してＡＤ変換速度
   を高速化したことを特徴とするＡＤ変換器の高速化装置
   。