JPS6186843A - 高速プログラマブル・コントロ−ラの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プラントのプロセス制御に用いるプログラマ
ブル・コントローラに係り、特に、高速高機能を必要と
する制御に使用するに好適なプログラマブル・コントロ
ーラの内部の制御方法に関する。

〔発明の背景〕

プログラマブル・コントローラは、当初、簡単なシーケ
ンス制御からスタートしたが、最近は、適用分野の拡大
とともに、高機能化、高速化の必要性が増大してきてい
る。

発明者らは、これらの必要性に対応するため、次に述べ
る方法を発明し、特開昭５９−３００６１号として特許
出願を行なった。

この発明は、命令の先読み開始と命令読出し待ち、およ
び、データの先読み開始とデータ読出し待ちを、各々独
立にマイクロプログラムで制御し、内部演算と命令及び
データの読出しを並列に実行できることを特徴としてい
る。

しかし、この発明はデータ読み出し系の命令に対する高
速化についてのみ言及したものであり、データ書き込み
系の命令の処理方法については、特に規定するものでは
なかった。

本発明はこの発明と組合せて用いるに好適なデータ書き
込み命令の高速化を実現するものである。

〔発明の目的〕

本発明の目的は、データ書き込み、又は、読み出しアド
レスの設定と内部演算とデータ読み出しを並列に実行す
ることにより、高速処理を行ない得るプログラマブル・
コントローラを提供するにある。

〔発明の概要〕

プログラマブル・コントローラはメモリ、又は。

制御対象プロセスとのインターフェイスであるプロセス
入出力装置（以下ＰＩＯと略す）からのデータを読み込
み、演算を行ないその結果をメモリやＰＩＯに出力する
。

データの読み出しは、そのデータを使用する演算処理の
前に行なうため、読み出し先アドレスがあらかじめ判っ
ている場合には、データの先読み動作が可能である。

データの書き込みは、演算の結果を待たないと行なえな
いため、いくら書き込み先が判っていてもデータの先書
きは不可能である。

そこで１本発明は命令を先読みし、先読みした命令から
データ書き込み、又は、読み出し先アドレスを直接的に
メモリアドレスレジスタに設定し、もし、この命令が読
み出し命令ならば、読み出し動作も並列的に行ない、こ
の命令が実行される前にデータを先読みし、もし、この
命令が書き込み命令であれば、メモリアドレスレジスタ
の内容を、この命令が実行されるまで保持し、演算の結
果をただちに対象アドレスに書き込むことができるよう
にし、処理性の向上を図るものである。

〔発明の実施例〕

第１図は、本発明の一実施例であるプログラマブル・コ
ントローラの構成を示す。

大きくは、コントローラの処理内容を記述したプログラ
ムを格納するプログラムメモリ１、演算の対象となるデ
ータを格納するデータメモリ２゜およびその他の処理部
より成る。

以下、処理部の構成と動作を説明する。

命令レジスタは一段目３と二段目４の二本ある。

命令レジスタ一段目３はプログラムメモリから読み出し
た命令を格納する。

命令レジスタニ段目４は、一段目３の内容をタイミング
をずらして格納し、その内容により命令が実行される。

命令レジスタ内の命令フォーマットは、第２図に示すよ
うに、命令の種類を示す命令コード部○Ｐ１１２、命令
先読み許可ビットＰＯＦ　１０１、データアドレス部１
１３からなる。

ＰＯＦ　１０１は、データをデータメモリ２から読み出
す命令の場合ＬＬ　Ｉ　Ｉ＋、それ以外の命令の場合″
０″′と定める。ＰＯＦ＝”１’″の命令に関しては、
演算の実行に先だってデータの先読みをすることができ
る。

プログラムカウンタ６はプログラムメモリ１に対するア
ドレス６０１を生成し、通常は一命令取込終了毎に内容
が更新される。内容更新はプログラムカウンタ更新信号
１０２によりなされる。

プログラムメモリインターフェイス回路１０は命令読出
しのタイミングを発生する。ＰＦＥ信号１１４はインタ
ーフェイス回路１０に命令続出起動をかける。すなわち
、ＰＦＥ信号１１４により、プログラムメモリインター
フェイス回路１０から、命令読出し指令１４０がプログ
ラムメモリに発せられる。プログラムメモリはアドレス
６０１に対応する命令６０２を読み出し、応答信号１２
６を返送する。応答信号１２６により命令レジスタ一段
目３にプログラムメモリ１から読み出した命令６０２を
取り込む。

制御回路５は、命令レジスタニ段目４に拡納されている
命令の命令コードを解読し、その命令処理内容を記述し
たマイクロプログラムを順次実行することにより各部の
ハードウェアを動作させ、命令の処理を行なう。

演算回路７は各種の演算及び演算結果の保持を行なう。

演算回路７へのデータ入出力は内部デー　。

タバス１１５を介して行なう。

メモリアドレスレジスタ９はデータメモリ２に対するア
ドレスを保持する。メモリアドレスレジスタ９に保持す
べきアドレスをセットする手段には二通りある。第一に
は、命令レジスタ一段目３のアドレス部を直接セットす
る方法であり、第二には演算回路から与える場合である
。

スイッチ８は両者の切替えに用いる。

データ先読信号ＤＦＥは、それが出力された時。

スイッチ８を介してメモリアドレスレジスタ９に命令レ
ジスタ一段目３のアドレス部が直接セットされる。

さらに、この時、命令レジスタ一段目３に格納されてい
る命令が読み出し系の命令であれば、ＰＯＦ　１０１’
＝”１”であり、ＡＮＤゲート３００の条件が成立し、
ＯＲゲート３０１を介して読出し開始信号１３０が出力
される。同信号によりデータメモリインターフェイス回
路１１は、データメモリ２に対し読み出し指令１３１を
発する。

データメモリ２はメモリアドレスレジスタ９により示さ
れるデータアドレス５０１の内容を読み出し、データ５
０２として読み出し、データレジスタ１２に出力すると
同時に応答信号１１６を出力する。

応答信号１１６はゲート３０２を介して、データ５　Ｃ
）２を読出データレジスタにセットする。

書き込みの場合は、書き込みデータレジスタ１３にデー
タメモリ２へ書き込むデータをセットし、データメモリ
インターフェイス回路１１を書き込み開始信号で起動す
る。

クロック回路１４は、マイクロプログラムを実行するた
めのクロック信号１１７を発生する。

同期回路１５はプログラムメモリ１、あるいは、データ
メモリ２と演算動作の同期をとる。すなわち、同期信号
１１９が制御回路から発せられると、プログラムメモリ
１、又は、データメモリ２からの応答信号１２６，１１
６が返送されるまでクロック信号１１７を禁止する。

次に、第３図でＬＤ　Ｄ　１００．　ＡＮＤ　Ｄ２００
　。

ＳＴ　　３００というプログラムを例にとり、動作を説
明する。

各命令の仕様を以下に示す６ ＬＤ　　Ｄｌｏｏは、データメモリのアドレス１００番
地のデータを読み出し、演算回路内にセットする。

ＡＮＤ　　Ｄ２００は、データメモリのアドレス２００
番地のデータを読み出し、先に演算回路内にセットされ
ているデータと論理積をとり、その結果を演算回路７内
に保持しておく。

ＳＴ　　Ｄ３００は、先に演算回路内にセットされてい
るデータを、データメモリのアドレス３００番地に書込
む。

今、ＬＤ　　Ｄｌｏｏの命令が、命令レジスタニ段目４
に入っているものとする。この命令は制御回路５で解読
され、この命令に対応したマイクロプログラムにより、
各ハードウェアが、制御される。さらに、メモリアドレ
スレジスタ９にはＤｌｏｏがセットされており、データ
メモリインターフェイス回路１１は、データメモリ２の
読出を実行している。また、同期回路１５は、データメ
モリ２の読出し完了まで、クロック信号１１７を停止さ
せて、マイクロプログラムを待たせている。さらに、命
令レジスタ一段目３には、次の命令ＡＮＤ　　Ｄ２００
が入っている。そして、プログラムカウンタ６は、ＬＤ
命令の次の次の命令であるＳＴ　　Ｄ３００が入ってい
るアドレスを指示している。

次に、データメモリ２は１００番地のデータを読出しレ
ジスタ１２に送ると、応答信号１１６を返す。これによ
り、そのデータは読出しレジスタ１２にセットされ、ま
た、データメモリインターフェイス回路１１は、データ
メモリ２の読出しをやめる。この動作により、定義され
た命令を実行したわけであるから、その後の制御は、あ
との命令のための処理となり、同期回路１５は、クロッ
ク信号１１７を再開させ、マイクロプログラムが再開す
る。データは演算回路７に読込まれ、制御回路５は、デ
ータ先読み信号（ＤＦＥ）１１８を発しＡＮＤのアドレ
ス部２００ｆ＃地をメモリアドレスレジスタ９にとりこ
む。ＡＮＤはＰＯＦ＝ｘｉ　１　ｕなのでデータメモリ
インターフェイス回路１１は、２００番地のデータの読
出しを開始する。

さらに、制御回路５は命令先読開始信号（ＤＦＥ）１１
４を発し、命令レジスタニ段目４に、命令レジスタ一段
目３の命令をセットさせると共に命令メモリインターフ
ェイス回路１０を動作させて、次の次の命令であるＳＴ
　　Ｄ３００の読出しを実行する。同期回路１５は、命
令が、読出されるまで、クロック信号１１７をとめる。

この命令がプログラムメモリ１から送られ、プログラム
メモリ１が、応答信号１２６を返してくると、ＳＴ　　
Ｄ３００は命令レジスタ一段目３にセットされ、プログ
ラムメモリインターフェイス回路１０は読出しをやめる
。

さらに、プログラムカウンタ更新信号１０２によりプロ
グラムカウンタ６はＡＮＤ命令の次の次の命令のアドレ
スも指し示す。

上記と同様に、ＡＮＤ　　Ｄ２００の命令コード部は、
制御回路５が解読されると同時に、メモリアドレスレジ
スタ９にセットされている２００番地のデータが、読み
出しレジスタにセットされる。

これでメモリアドレスレジスタ９内のアドレス２００は
不必要となったわけであるから、制御回路５はデータ先
読開始信号（ＤＦＥ）１０９を発生する。これにより、
命令レジスタ一段目３に入っている命令ＳＴ　　Ｄ３０
０のアドレス部３００が、メモリアドレスレジスタ９に
直接セットされる。これと同時に、演算回路７は、読出
しデータレジスタ１２にセットされた先のデータを取込
み、演算回路７内のレジスタに保持されているデータと
の論理積を行ない、その結果を内部レジスタに保持する
。

これで、第二の命令は定義された処理を終了し、制御は
あとの命令のための処理に移る。

制御回路５は命令先読開始信号ＰＦＥ１１４を発し、命
令レジスタ一段目３に入っている命令ＳＴ　　Ｄ３００
を命令レジスタニ段目４にセットし、ＳＴ全命令次の命
令を読出す、さらに、プログラムカウンタ６を更新し、
ＳＴ全命令次の次の命令のアドレスを指し示す。次にＳ
Ｔ全命令命令コード部が、制御回路５で、解除される。

制御回路５の制御により、演算回路７は、内部に保持し
ていたデータを書込レジスタ１３に送る。ここで制御回
路５は、データ書込信号１１８を、データメモリインタ
ーフェイス回路１１に送り、同回路は、メモリ書込を開
始する。メモリアドレスレジスタ９にはすでにアドレス
３００が入っており、データメモリ２の３００番地を指
し示している。

この時、制御回路５は、同期回路１５にも、データ書込
時信号１１９を送り、同期回路１５は、データメモリ２
への書込が終了したことを示す、応答信号１１６が返っ
てくるまでクロック信号１１７をとめる。応答が返って
きて、クロックが再開された時には、ＳＴ　　Ｄ３００
の命令は、定義された動作を完了したわけであるから、
以下は後の命令のための処理を行なう。

クロックが再開されると、制御回路５は、データ先読開
始信号ＤＦＥ１１８を発し、命令レジスタ一段目３に入
っている次の命令のアドレス部を直接、メモリアドレス
レジスタ９にセットする。

この時、この命令のＰＯＦビットがＩｌｌ″であれば、
データメモリインターフェイス回路１１は、すぐに読出
動作によってメモリアドレスレジスタ９に指し示された
アドレスのデータを続出レジスタ１２に読出す。また、
ＰＯＦビットがｒｌ　Ｏｒｌであれば、データメモリイ
ンターフェイス回路１１は制御待ち状態のままでいる。

次に、制御回路５は、命令先読開始信号ＰＦＥ　１１４
を発し、命令レジスタ一段目３に入っている命令を、命
令レジスタ二段目４にセットし、さらに、プログラムメ
モリインターフェイス回路１０を起動し、ＳＴ全命令次
の命令を読み出す。さらにＳＴ全命令次の次の命令を命
令レジスタ一段目３にセットしプログラムカウンタ６を
更新する。

この動作のタイムチャートを第３図に示す。

破線部は本発明による動作であり、命令レジスタ１にセ
ットされている命令、ＳＴ　　Ｄ３００がマイクロ命令
ＡＮＤが発したＤＦＥ　（データ先読開始信号）によっ
て、命令ＳＴは命令レジスタ２にセットされ、アドレス
部３００はメモリアドレスレジスタにセットされるのが
わかる。

実線部は従来の動作であり、アドレス部３００　　　”
′のセットは、マイクロ命令ＳＴが行なっているのがわ
かる。このため、マイクロ命令の処理が増大し、処理速
度を遅くしている。

これに対し、本発明では、内部演算時にも書込アドレス
のセットを並行して行なうため、ライト系命令のマイク
ロ命令処理も少なくて済み、処理速度も向上する。

本実施例では、ハードウェアを増大させることなく、ラ
イト系命令の処理速度を３０％高速化することができた
。

〔発明の効果〕

本発明によれば、内部演算処理と、書込アドレスのセッ
ト処理の並行処理を行なうことにより、ライト系命令の
高速処理を行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は命令
フォーマットの説明図、第３図はプログラム例の動作タ
イムチャートである。 ３．４・・・命令レジスタ、５・・・制御回路、４・・
・演算回路、１２・・・読出データレジスタ、１３・・
・書込データレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、命令の先読みを行なうプログラマブル・コントロー
   ラにおいて、 内部演算とデータ書き込み又は読み出し、アドレスの設
   定とデータ読み出しを並列に実行することを特徴とする
   高速プログラマブル・コントローラの制御方法。 ２、特許請求の範囲第１項において、 前記命令の先読み開始と命令読み出し待ち、および、デ
   ータ書き込みアドレスの設定とデータ書き込み及び読み
   出し待ちを、各々独立にマイクロプログラムで制御し前
   記内部演算と前記データ書き込み又は前記読み出しアド
   レスの設定と前記データの読み出しを並列的に実行する
   ことを特徴とする高速プログラマブル・コントローラ制
   御方法。