JPS6161060A

JPS6161060A - 二相パルス方向性判別回路

Info

Publication number: JPS6161060A
Application number: JP18256784A
Authority: JP
Inventors: Shigeru Ito; 繁伊藤
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1984-09-03
Filing date: 1984-09-03
Publication date: 1986-03-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の利用分野）本発明は、角度や位置の検出に最もよく使用されるイン
クリメンタル形リバーシブルロータリエンコーダや、デ
ィジタル式ノギスなどから出力される二相パルスを、そ
の方向性に応じたカウントパルスに変換する二相パルス
方向性判別回路の改良に関するものである。

（発明の背景）角度や位置の検出に使用されるロータリエンコーダには
、アブソリュート形とインクリメンタル形の二つの形式
があるが、インクリメンタル形はアブソリュート形に比
べて精度がよく、安価である。第５図にインクリメンタ
ル形ロータリエンコダを使用した従来の計測装置の基本
構成を示す、インクリメンタル形のロータリエンコーダ
ｌは、第６図に示されるように常に９０″の位相差を有
し、回転方向（時計方向ＣＷ或いは反時計方向ＣＣＷ）
に応じて位相差が１８００変化するＡ相パルス及びＢ相
パルスから成る二相パルスを出力する。方向性判別回路
２は、Ａ相、Ｂ相の位相差の違いから回転方向を判別す
る。その判別の仕方は、各相の立上り、立下り時の相手
相の論理レベルのみに着目するものである。即ち、第７
図に示されるように、回転方向がＣＷ力方向場合にはＵ
Ｐ１〜４の四つのアップカウントパルスを１サイクルで
発生し、回転方向がＣＣＷ方向の場合にはＤＯＷＮ１〜
４の四つのダウンカウントパルスを１サイクルで発生す
る。可逆計数回路３は、四つのアップカウントパルスＵ
Ｐ１〜４或いはダウンカウントパルスＤＯＷＮ１〜４が
連続して入力した時に１カウント加算或いは減算する。

具体的には例えば、第８図に示されるように、方向性判
別回路２はエツジパルス発生回路４とアップダウンパル
ス生成デコード回路５とから構成され、可逆計数回路３
は４進アツプダウンカウンタ６とｌＯ進（又は２進）ア
ップダウンカウンタ７とから構成されていた。

しかし、アップダウンパルス生成デコード回路５が複雑
になること、可逆計数回路３中に余分に４進アツプダウ
ンカウンタ６が必要になることなどの問題点があった。

（発明の目的）本発明の目的は、上述した問題点を解決し、回路構成を
簡単にすることができ、１カウントとしてそのまま計数
されるカウントパルスを出力することができる二相パル
ス方向性判別回路を提供することである。

（発明の特徴）上記目的を達成するために、本発明は、Ａ相パルスとＢ
相パルスのレベル変化毎にシフトパルスを発生するシフ
トパルス発生回路と、Ａ相パルスとＢ相パルスの論理レ
ベルをそれぞれ前記シフトパルスにしたがって順次記憶
する少なくとも２ビットの二つのシフトレジスタと、前
記二相パルスの方向性に応じて定まるＡ相パルスとＢ相
パルスの論理レベルの変化の規則性に合致するアドレス
に、方向性を示すカウントデータを記憶し、前記二つの
シフトレジスタによりアドレスが指定されるメモリとを
備え、以て、シフトレジスタによりＡ相パルスとＢ相パ
ルスの論理レベルの変化を検出し、該変化の規則性をメ
モリにより判別するようにしたことを特徴とする。

（発明の実施例）第１図は本発明の一実施例を示す、シフトパルス発生回
路１１は、Ａ相パルスとＢ相パルスの論理レベルの変化
毎、即ちエツジ毎にシフトパルスを発生する。二つのシ
フトレジスタ１２．１３は４ビットのもので、シフトパ
ルス発生回路１１のシフトパルスのクロック端子ＣＫＡ
　、ＣＫＢへの入力によりＡ相パルスとＢ相パルスの論
理レベルを順次記憶する。したがって、シフトレジスタ
１２の出力端子ＱＩＡ−Ｑ４ＡからＡ相パルスの１サイ
クルの論理レベルが出力され、シフトレジスタ１３の出
力端子ＱＩＢＮＱ４ＢからＢ相パルスの同一サイクルの
論理レベルが出力される。メモリ１４はＦＲＯＭなどの
ＩＣメモリで、アドレス端子ＡＯ、Ａ２　、Ａ４　、Ａ
６がシフトレジスタ１２の出力端子ＱＩＡ−Ｑ４Ａに接
続され、アドレス端子Ａ１．Ａ３．Ａ５．Ａ７がシフト
レジスタ１３の出力端子ＱＩＢ−Ｑ４Ｂに接続される。

メモリ１４のデータ出力端子ＤＯ〜Ｄ５からは、アップ
カウント出力（１カウント）、ダウンカウント出力（１
カウント）、ＣＷ方向出力、ＣＣＷ方向出力、１／４カ
ウント出力、２７４カウント出力がそれぞれ出力される
。データ出力端子ＤＯ１Ｄ１から出力されるアップカウ
ント出力及びダウンカウント出力は、１０進或いは２進
のアップダウンカウンタ１５に直接入力し、計数される
。

メモリ１４に書き込まれたデータについては第２図によ
り後で説明するが、その前に、二相パルスの方向性に応
じて定まるＡ相パルスとＢ相パルスの論理レベルの変化
の規則性を説明する。第３図のタイムチャートに示され
るように、二相パルスの方向性がＣＷ力方向場合には、
Ａ相パルスとＢ相パルスの論理レベルの変化はシフトレ
ジスタ１２．１３の出力端子ＱＩＡ　、ＱＩＢの出力変
化として現れ、メモリ１４のアドレス端子ＡＯ，Ａｌに
伝えられる。そこで、アドレス端子ＡＯ，Ａ１に入力す
る信号は、４進表現でｒ２３１０Ｊの繰り返しとなる。

同様に、方向性がＣＣＷ方向の場合には、ｒ３２０１Ｊ
の繰り返しとなる。シフトレジスタ１２．１３の出力端
子Ｑ２Ａ−Ｑ４Ａ、Ｑ２Ｂ−Ｑ４Ｂには出力端子ＱＩＡ
、ＱＩＢの出力が順次シフトされるから、メモリ１４の
アドレス端子ＡＯ〜Ａ７には、ＣＷ力方向場合にはｒ２
３１０Ｊ、ｒ３１０２Ｊ、「１０２３」、ｒ０２３１Ｊ
のいずれかのアドレスが必ず指定され、ＣＣＷ方向の場
合にはｒ３２０１Ｊ、ｒ２０１３Ｊ、ｒｏ　１３２Ｊ、
ｒ１３２０Ｊのいずれかのアドレスが必ず指定される。

したがって、第２図に示されるように、メモリ１４のア
ドレスｒ２３１０Ｊ、ｒ３１０２Ｊ。

ｒｌ　Ｏ２３Ｊ、ｒｏ　２３１ＪのＤ２ビットにはＣＷ
力方向意味する論理レベル１が記憶される。また、アド
レスｒ３２０１Ｊ、ｒ２０１３Ｊ、「０１３２」、ｒ１
３２０ＪのＤ３ビットにはＣＣＷ方向を意味する論理レ
ベル１が記憶される。

ＣＷ力方向場合、シフトレジスタ１２．１３の出力端子
ＱＩＡ、ＱＩＢの４進表現出力が１→０に変化した時、
１アツプカウントパルスを出力すると定めると、メモリ
１４のアドレスの下２桁が「ｌＯ」となるところのすべ
てのＤｏビットに、ｌアップカウントを意味する論理レ
ベルｌが記憶される。また、ＣＣＷ方向の場合、シフト
レジスタ１２．１３の出力端子ＱＩＡ、ＱＩＢの４進表
現出力がＯ→１に変化した時、１ダウンカウントパルス
を出力すると定めると、メモリ１４のアドレスの下２桁
が「０１」となるところのすべてのＤ１ビットに、１ダ
ウンカウントを意味する論理レベル１が記憶される。

１７４カウント出力については、下１桁が「ｌ」及び「
２」となるすべてのアドレスのＤ４ビットに論理レベル
１が記憶される。２／４カウント出力については、下１
桁がｒｌＪ及び「３」となるすべてのアドレスのＤ５ビ
ットに論理レベル１が記憶される。

次に動作について説明する。

二相パルスの方向性がＣＷ力方向場合には、前述したよ
うに、シフトレジスタ１２．１３によってメモリ１４の
アドレスが「２３１Ｏ」或いはそれが順次シフトされた
ものに指定されるから、第３図のタイムチャートに示さ
れるようにメモリ１４のデータ出力端子Ｄ２からＣＷ方
向出力が出る。そのうちのｒ２３１０Ｊのアドレスが指
定された時、データ出力端子ＤＯから１アツプカウント
パルスが出力される。

二相パルスの方向性がＣＣＷ方向の場合には、シフトレ
ジスタ１２．１３によってメモリ１４のアドレスがｒ３
２０１Ｊ或いはそれが順次シフトされたものに指定され
るから、メモリ１４のデータ出力端子Ｄ３からＣＣＷ方
向出力が出る。そのうちのｒ３２０１Ｊのアドレスが指
定された時、データ出力端子ＤＩから１ダウンカウント
パルスが出力される。

アップカウントパルス及びダウンカウント出力はそのま
まアップダウンカウンタ１５により計数される。また、
ＣＷ方向出力とＣＣＷ方向出力は発光ダイオードなどの
表示素子に与えられ、方向性を表示する。

データ出力端子Ｄ４　、Ｄ５からは１／４カウント出力
、２／４カウント出力が出るから、１カウントの１／４
精度までを読み取る場合にはこれらを計数する。但し、
１カウント以下の精度はロータリエンコーダの位相誤差
による。

回転が円滑でない場合や、停止前に振動するような使用
状態でも、アップカウント出力やダウンカウント出力は
正確に出力される。しかし、ＣＷ方向出力やＣＣＷ方向
出力は出力されない、（変化の状態によっては出力され
ることもある。）本発明による具体的な回路を第４図に
示す、シフトパルス発生回路１１には微分回路が用いら
れている。アンドゲートＡ　Ｉ　　ｒ　Ａ　２はバッフ
ァとして用いられている。アントゲ−）Ａ３　　＋　Ａ
４は、メモリ１４のアドレス切換時にデータ出力端子Ｄ
Ｏ９Ｄ１にグリッチ（ひげ状のパルス）が発生し、誤カ
ウントするおそれがあるので、その防止のために挿入さ
れている。

本実施例によれば、アップダウンパルス生成デコード回
路として、二つのシフトレジスタ１２゜１３と一つのメ
モリ１４とを用いるのみであり。

外部クロックを用いる必要もないから、回路構成をきわ
めて簡単にすることができる。また、そのまま１カウン
トとして計数できるアップカウントパルス、ダウンカウ
ントパルスを出力することができるので、従来の４進ア
ツプダウンカウンタ６を省くことができる。

回転中連続した回転方向出力を得るには、従来では特別
に回路を設けなければならなかったが、本実施例では回
転方向出力が容易に得られる。この出力により回転方向
表示を行えば、回転軸が見えなくても１回転方向、動作
状態が一目でわかり、保守にも役立つ。

また、何ら外部スイッチを設けずに、各出力ビット位置
の変更は勿論、方向性とアップダウンとの対応の切換な
どをメモリ１４の書き替えのみで行うことができる。

（変形例）図示実施例では、シフトレジスタ１２．１３に４ビット
のものを用いているが、これには限定されない０例えば
、ＣＷ方向出力、ＣＣＷ方向出力が不要の場合には２ビ
ットのもので十分である。

３ビットにした場合には、４ビットに比べて振動状態の
時、方向出力が出やすくなる。５ビットの場合には、完
全に円滑な回転をしている時のみ方向出力が得られる。

１カウント以下のデータ出力に２ビット用いているが、
メモリ１４を書き替えれば、ビット対応で４ビット出力
とすることもできる。

メモリ１４としてはＦＲＯＭには限らず、マスクＲＯＭ
にし、全体をＬＳＩ化して、ロータリエンコーダの中に
組み込んで使用することができる。また、ＩＣメモリで
ない、他の形式のメモリでもよい。

アップダウンカウンタ１５の代わりに、メモリ１４のデ
ータ出力端子にマイクロコンピュータを直結し、ソフト
ウェアで計数処理するようにしてもよい。

（発明の効果）以上説明したように、本発明によれば、Ａ相パルスとＢ
相パルスのレベル変化毎にシフトパルスを発生するシフ
トパルス発生回路と、Ａ相パルスとＢ相パルスの論理レ
ベルをそれぞれ前記シフトパルスにしたがって順次記憶
する少なくとも２ビットの二つのシフトレジスタと、前
記二相パルスの方向性に応じて定まるＡ相パルスとＢ相
パルスの論理レベルの変化の規則性に合致するアドレス
に、方向性を示すカウントデータを記憶し、前記二つの
シフトレジスタによりアドレスが指定されるメモリとを
備え、以て、シフトレジスタによりＡ相パルスとＢ相パ
ルスの論理レベルの変化を検出し、該変化の規則性をメ
モリにより判別するようにしたから、回路構成を簡単に
することができ、１カウントとしてそのまま計数される
カウントパルスを出力することができる

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
そのメモリに記憶されたデータの内容を示す図、第３図
はその動作を示すタイムチャート、第４図は第１図に示
される本発明の実施例をより具体的に示す回路図、第５
図はインクリメンタル形ロータリエンコーダを使用した
従来の計測装置の基本構成を示すブロック図、第６図は
インクリメンタル形ロータリエンコーダの出力を示す波
形図、第７図は従来の方向性判別回路の動作を説明する
図、第８図は第５図に示される従来の計測装置の実際の
構成例を示すブロック図である。１１・・・・・・シフトパルス発生回路、１２．１３・
・・・・・シフトレジスタ、１４・・・・・・メモリ、
１５・・・・・・アップダウンカウンタ、ＡＯ〜Ａ７・
・・・・・アドレス端子、Ｄｏ−Ｄ５・・・・・・デー
タ出力端子。

Claims

【特許請求の範囲】

１、常に９０°の位相差を有し、方向性に応じて位相差
が１８０°変化するＡ相パルス及びＢ相パルスから成る
二相パルスを、その方向性に応じたカウントパルスに変
換する二相パルス方向性判別回路において、Ａ相パルス
とＢ相パルスのレベル変化毎にシフトパルスを発生する
シフトパルス発生回路と、Ａ相パルスとＢ相パルスの論
理レベルをそれぞれ前記シフトパルスにしたがって順次
記憶する少なくとも２ビットの二つのシフトレジスタと
、前記二相パルスの方向性に応じて定まるＡ相パルスと
Ｂ相パルスの論理レベルの変化の規則性に合致するアド
レスに、方向性を示すカウントデータを記憶し、前記二
つのシフトレジスタによりアドレスが指定されるメモリ
とを備えたことを特徴とする二相パルス方向性判別回路
。