JPS6159575A - パタ−ン検査方式 - Google Patents
パタ−ン検査方式Info
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- JPS6159575A JPS6159575A JP59181506A JP18150684A JPS6159575A JP S6159575 A JPS6159575 A JP S6159575A JP 59181506 A JP59181506 A JP 59181506A JP 18150684 A JP18150684 A JP 18150684A JP S6159575 A JPS6159575 A JP S6159575A
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- inspected
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- circuit
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- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プリント基板の配線パターンの検査などに適
用し得るパターン検査方式に関する。
用し得るパターン検査方式に関する。
配線パターンなどのパターンを電気信号に変換してから
、電気的手段によりパターンを検査する方式は、従来か
ら種々提案されているが、Ｗｔね次の二つの方式に大別
できる。
、電気的手段によりパターンを検査する方式は、従来か
ら種々提案されているが、Ｗｔね次の二つの方式に大別
できる。
一つは、被検査パターンを光電変換し、さらに２値化し
て得られる画像信号から、正常なパターンならば存在し
ないような（欠陥と考えられる）微小突起などの特異形
状パターンを抽出する処理を行い、特異形状パターンを
抽出した場合に被検査パターンに欠陥が存在していると
判定する方式である。このような方式の例としては１文
献ｒ第２２回５ＥＣＥ学術講演会、Ｎα ３８０８，１
９８３年」における属地によるパ微小パターン特徴抽出
法によるプリント基板用ホトマスクの検査″と題する論
文に論じられている方式が知られている。
て得られる画像信号から、正常なパターンならば存在し
ないような（欠陥と考えられる）微小突起などの特異形
状パターンを抽出する処理を行い、特異形状パターンを
抽出した場合に被検査パターンに欠陥が存在していると
判定する方式である。このような方式の例としては１文
献ｒ第２２回５ＥＣＥ学術講演会、Ｎα ３８０８，１
９８３年」における属地によるパ微小パターン特徴抽出
法によるプリント基板用ホトマスクの検査″と題する論
文に論じられている方式が知られている。
もう一つは、被検査パターンと、それと同種の欠。
陥がないことを確認済みの標準パターンとの比較による
方式である。具体的には、被検査パターンと標準パター
ンとをそれぞれ電気信号に変換し。
方式である。具体的には、被検査パターンと標準パター
ンとをそれぞれ電気信号に変換し。
それぞれから境界線や微小パターンなどの局所的な特徴
を抽出し１．その局所的特徴について両パターン間の比
較を行い、不一致の場合に被検査パターンを欠陥判定す
る方式などである。このような方式としては１文献「電
気通信学会論文誌、１９８３年８月、 Ｖｏｌ、Ｊ−６
６Ｄ Ｎｕ８ｊにおける属地による″局所的特徴の抽出
と比較による回路パターンの欠陥検出法゛′と題する論
文に論じられている方式が知られている。
を抽出し１．その局所的特徴について両パターン間の比
較を行い、不一致の場合に被検査パターンを欠陥判定す
る方式などである。このような方式としては１文献「電
気通信学会論文誌、１９８３年８月、 Ｖｏｌ、Ｊ−６
６Ｄ Ｎｕ８ｊにおける属地による″局所的特徴の抽出
と比較による回路パターンの欠陥検出法゛′と題する論
文に論じられている方式が知られている。
し、かし７、前者の方式は、欠陥が極端に微小であった
り、欠陥の形状が正常パターンと類似している場合、そ
のような欠陥を抽出アルゴリズムでとらえきれず見逃が
すことがあった。そのような欠陥の抽出失敗を防止する
ために、抽出アルゴリズムを強化しようとすると、装置
のハードウェアの肥大化を招くばかりでなく、正常パタ
ーンを欠陥と誤判定する可能性が増大するという問題も
あった。
り、欠陥の形状が正常パターンと類似している場合、そ
のような欠陥を抽出アルゴリズムでとらえきれず見逃が
すことがあった。そのような欠陥の抽出失敗を防止する
ために、抽出アルゴリズムを強化しようとすると、装置
のハードウェアの肥大化を招くばかりでなく、正常パタ
ーンを欠陥と誤判定する可能性が増大するという問題も
あった。
また後者の方式は、前者の方式に比べ正常パターンと類
似した欠陥の検出能力は高いが、抽出可能な欠陥の形態
が抽出アルゴリズムによって制限されることは前者方式
と同様である。欠陥検出能力を高めるために抽出アルゴ
リズムを強化した場合、特徴抽出のためのハードウェア
の肥大化を招き、またパターンの位置合わせに対する仕
様も厳しくなり、それに関連するハードウェアがｖＬ雑
化するという問題があった６ 〔発明の目的〕 本発明の目的は、微細な配線パターンなどの多様な形態
の欠陥を確実に検出できるとともに、装置構成の貼純化
および検査時間の短縮を達成できる新規なパターン検査
方式を提供することにある。
似した欠陥の検出能力は高いが、抽出可能な欠陥の形態
が抽出アルゴリズムによって制限されることは前者方式
と同様である。欠陥検出能力を高めるために抽出アルゴ
リズムを強化した場合、特徴抽出のためのハードウェア
の肥大化を招き、またパターンの位置合わせに対する仕
様も厳しくなり、それに関連するハードウェアがｖＬ雑
化するという問題があった６ 〔発明の目的〕 本発明の目的は、微細な配線パターンなどの多様な形態
の欠陥を確実に検出できるとともに、装置構成の貼純化
および検査時間の短縮を達成できる新規なパターン検査
方式を提供することにある。
本発明によるパターン検査方式は、それぞれ電気信号に
変換した被検査パターンとそれと同種の標準パターンと
について１重ね合わせたときの不一致部分の面積が最小
となるように相対位置を補正したのち１両パターンの分
割領域毎に不一致部分の面積を計測し、その面積が一定
値以上の場合に被検査パターンに欠陥が存在すると判定
することを特徴とする。
変換した被検査パターンとそれと同種の標準パターンと
について１重ね合わせたときの不一致部分の面積が最小
となるように相対位置を補正したのち１両パターンの分
割領域毎に不一致部分の面積を計測し、その面積が一定
値以上の場合に被検査パターンに欠陥が存在すると判定
することを特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第２図は本発明の一実施例を示すブロック図であり、第
１図はその作用説明図である。第２図において、１００
は被検査パターンとＪＭ＠パターンを２値の電気信号に
変換するための光電変換部であり、ＡチャンネルとＢチ
ャンネルの２系統がある。Ａチャネルは被検査パターン
用であり、被検査パターンを走査してアナログの画像信
号を出力するイメージセンサ１と、そのアナログ画像信
号を２値化するための２値化回路３から構成されている
。Ｂチャネルは標準パターン用であり、標準パターンを
ｅ査し・てアナログ画像４ａ号を出力するイメージセン
サ２と、そのアナログ画像信号を２値化するための２値
化回路４から成っている。これような光電変換部１００
で電気信号に変換された彼検査パターンと標準パターン
の電気（ｉ号Ｃ以下、被検査パターン、標準パターンと
それぞれ略記する）は、それぞれ位置合わせ部１０１に
入力される。
１図はその作用説明図である。第２図において、１００
は被検査パターンとＪＭ＠パターンを２値の電気信号に
変換するための光電変換部であり、ＡチャンネルとＢチ
ャンネルの２系統がある。Ａチャネルは被検査パターン
用であり、被検査パターンを走査してアナログの画像信
号を出力するイメージセンサ１と、そのアナログ画像信
号を２値化するための２値化回路３から構成されている
。Ｂチャネルは標準パターン用であり、標準パターンを
ｅ査し・てアナログ画像４ａ号を出力するイメージセン
サ２と、そのアナログ画像信号を２値化するための２値
化回路４から成っている。これような光電変換部１００
で電気信号に変換された彼検査パターンと標準パターン
の電気（ｉ号Ｃ以下、被検査パターン、標準パターンと
それぞれ略記する）は、それぞれ位置合わせ部１０１に
入力される。
第１図の（ａ）と（ｂ）は、光電変換部１００のＡチャ
ネルとＢチャネルで読み取られた被検査パターンと標準
パターンの例である。、二のような各パターンをそのま
ま重ね合せると５一般に第１図（ｃ）に示すように相対
的に位置がずれる（図の斜線部は両パターンの不一致部
分である）。
ネルとＢチャネルで読み取られた被検査パターンと標準
パターンの例である。、二のような各パターンをそのま
ま重ね合せると５一般に第１図（ｃ）に示すように相対
的に位置がずれる（図の斜線部は両パターンの不一致部
分である）。
位置合わせ部ｌｏｔは、そのような不一致部分の面積（
ビット数）が最小となるように、標準パターンに対し被
検査パターンの位置を補正する部分である。この位置合
わせ部１０１は１両パターンの位置補正量を検出するた
めの位置補正量検出回路５．被検査パターンと標準パタ
ーンをそれぞれ１両面分だけ遅延させる遅延回路６．７
．および遅延された被検査パターンを位置補正量検出回
路５により指定される量だけ位置補正する補正回路８か
ら構成されている。第１図の（ｄ）は１位置合わせ部１
０１による位置合わせ後の両パターンの重なり具合を示
している。
ビット数）が最小となるように、標準パターンに対し被
検査パターンの位置を補正する部分である。この位置合
わせ部１０１は１両パターンの位置補正量を検出するた
めの位置補正量検出回路５．被検査パターンと標準パタ
ーンをそれぞれ１両面分だけ遅延させる遅延回路６．７
．および遅延された被検査パターンを位置補正量検出回
路５により指定される量だけ位置補正する補正回路８か
ら構成されている。第１図の（ｄ）は１位置合わせ部１
０１による位置合わせ後の両パターンの重なり具合を示
している。
位置合わせされた両パターンは不一致面積測定部１０２
に入力される。この不一致面積測定部１０２は１画像分
割回路９により１位置合わせ役の両パターンを第１図の
（ｅ）に示すように５×５（一般的にはｍＸｎ）のセル
（図の各格子領域）に分割し、、各セル毎に両パターン
の不一致部分の面積（ビット数）を不一致カウンタ】１
で計数する。この不一致カウンタ１１は計数値が一定値
に達すると゛１″信号を出力する。不一致カウンタｌｌ
は各セルに対応して設けられており、セルと同数だけ存
在する。
に入力される。この不一致面積測定部１０２は１画像分
割回路９により１位置合わせ役の両パターンを第１図の
（ｅ）に示すように５×５（一般的にはｍＸｎ）のセル
（図の各格子領域）に分割し、、各セル毎に両パターン
の不一致部分の面積（ビット数）を不一致カウンタ】１
で計数する。この不一致カウンタ１１は計数値が一定値
に達すると゛１″信号を出力する。不一致カウンタｌｌ
は各セルに対応して設けられており、セルと同数だけ存
在する。
１２は不一致カウンタ１１の計数値に基づき被検査パタ
ーンの欠陥の有無を判定するものであり。
ーンの欠陥の有無を判定するものであり。
本実施例ではＯＲゲートである。即ち、本実施例では不
一致カウンタ１１の一つ以上から” ｔ ”信号が出力
されると、ＯＲゲート１２から欠陥有りを示すｒｒ ｉ
ｒｒ倍信号出力される。第１図（ａ）の被検査パター
ンの場合、欠陥りを含むセルにおいては同図（ｅ）に示
すように不一致部分の面積が大きいため、そのセルに対
応する不一致カウンタ１１からＩＩ １７１信号が出る
から、欠陥有りと判定される６前記位置補正ＪＪＬ検出
回路５の具体例を０！５３図により説明する。同図にお
いて、１３−１〜１３−６はそれぞれ、披検査パターン
の２値化画像信号を１走査ライン分畜積できるシフトレ
ジスタであり、直列に接続されている。２値化回路３よ
り入力される被検査パターンの２値化１ｉｉｉｉ像信号
は、先頭のシフトレジスタ１３−１により１走査ライン
分遅延されて次のシフトレジスタ１３−２に入力され、
そこで１走査ライン分遅延され、以下同様にシフトレジ
スタ１３−３〜１−６により順次１走査ライン分ずつ遅
延される。１４−１〜１４−３はそれぞれ標準パターン
の２値化画像信号を１走査ライン分蓄積できるシフトレ
ジスタであり。
一致カウンタ１１の一つ以上から” ｔ ”信号が出力
されると、ＯＲゲート１２から欠陥有りを示すｒｒ ｉ
ｒｒ倍信号出力される。第１図（ａ）の被検査パター
ンの場合、欠陥りを含むセルにおいては同図（ｅ）に示
すように不一致部分の面積が大きいため、そのセルに対
応する不一致カウンタ１１からＩＩ １７１信号が出る
から、欠陥有りと判定される６前記位置補正ＪＪＬ検出
回路５の具体例を０！５３図により説明する。同図にお
いて、１３−１〜１３−６はそれぞれ、披検査パターン
の２値化画像信号を１走査ライン分畜積できるシフトレ
ジスタであり、直列に接続されている。２値化回路３よ
り入力される被検査パターンの２値化１ｉｉｉｉ像信号
は、先頭のシフトレジスタ１３−１により１走査ライン
分遅延されて次のシフトレジスタ１３−２に入力され、
そこで１走査ライン分遅延され、以下同様にシフトレジ
スタ１３−３〜１−６により順次１走査ライン分ずつ遅
延される。１４−１〜１４−３はそれぞれ標準パターン
の２値化画像信号を１走査ライン分蓄積できるシフトレ
ジスタであり。
直列に接続されている。２値化回路４から入力される標
窄パターンの２値化画像信号は、シフトレジスタ１４−
１ １４−２．１４−３により順次１走査ライン分ずつ
遅延されていく。
窄パターンの２値化画像信号は、シフトレジスタ１４−
１ １４−２．１４−３により順次１走査ライン分ずつ
遅延されていく。
１５−１〜１５−７．１６はそれぞ才し７ビツトのシフ
トレジスタである。シフトレジスタ１６にはシフトレジ
スタ１４−３から出力される標準パターンの２値化画像
信号が入力され、シフトレジスタ１５−１には２値化回
路３から被検査パターンの２値化画像信号が直接入力さ
れる。シフトレジスタ１５−２〜１５−７には、それぞ
れシフトレジスタ１３−１〜１３−６の出力が入力され
る６従って、シフトレジスタ１６に入力される標準パタ
ーンの２値化画像信号に対して、Ｙ方向（副走査方向）
に＋３． ＋２． ＋１．０．−１、−２、−３ビツト
だけずれた被検査パターンの２値化画像信号が、シフト
レジスタ１５−１〜１５−７にそれぞれ入力されること
になる １７−１〜ｌ ７−４９はシフトレジスタ１５−１〜１
５−７の各ビットに１対１に対応付けられた排他的論理
和ゲートであり、ぞれぞれの一方の入力にはシフトレジ
スタ１５−１〜１５−７の対応ビット出力が接続され、
他方の入力はシフトレジスタ■６の第４ビツト出力と共
通接続されている。シフトレジスタ１６の第４ビツトに
対して。
トレジスタである。シフトレジスタ１６にはシフトレジ
スタ１４−３から出力される標準パターンの２値化画像
信号が入力され、シフトレジスタ１５−１には２値化回
路３から被検査パターンの２値化画像信号が直接入力さ
れる。シフトレジスタ１５−２〜１５−７には、それぞ
れシフトレジスタ１３−１〜１３−６の出力が入力され
る６従って、シフトレジスタ１６に入力される標準パタ
ーンの２値化画像信号に対して、Ｙ方向（副走査方向）
に＋３． ＋２． ＋１．０．−１、−２、−３ビツト
だけずれた被検査パターンの２値化画像信号が、シフト
レジスタ１５−１〜１５−７にそれぞれ入力されること
になる １７−１〜ｌ ７−４９はシフトレジスタ１５−１〜１
５−７の各ビットに１対１に対応付けられた排他的論理
和ゲートであり、ぞれぞれの一方の入力にはシフトレジ
スタ１５−１〜１５−７の対応ビット出力が接続され、
他方の入力はシフトレジスタ■６の第４ビツト出力と共
通接続されている。シフトレジスタ１６の第４ビツトに
対して。
シフトレジスタ１５−１〜１５−７の第１ビツト。
第２ビツト、ｆｆ１３ビツト、第４ビツト、第５ビツト
、第６ビツトおよび第７ビツトの内容は、それぞれＸ方
向に＋３．＋２．＋１．０、−１．−２−−３ピッ１−
だけずれている、即ち、標準パターンを基準として、ｘ
、Ｙ方向に±３、±２、±１および０ビツトだけ位置を
ずらした４９通りの被検査パターンを切り出し、それぞ
れについて標準パターンとの対応ビット間の比較を排他
的論理和ゲート１７−１〜ｌ ７−４９で行っている。
、第６ビツトおよび第７ビツトの内容は、それぞれＸ方
向に＋３．＋２．＋１．０、−１．−２−−３ピッ１−
だけずれている、即ち、標準パターンを基準として、ｘ
、Ｙ方向に±３、±２、±１および０ビツトだけ位置を
ずらした４９通りの被検査パターンを切り出し、それぞ
れについて標準パターンとの対応ビット間の比較を排他
的論理和ゲート１７−１〜ｌ ７−４９で行っている。
■８−１〜ｌ ８−４９はカウンタであり、対応した排
他的論理和ゲー）−１７−１〜１７−７１９の゛１′″
出力を計数する。従って、１画面分の２値画像信号が入
力された時点のカウンタ１８−１〜１８−４９の値は、
４９通りに相対的に位置をずらせたａ Ｙ（！！パター
ンと被検査パターンとの不一致部分の面積（ビット数）
を示す。
他的論理和ゲー）−１７−１〜１７−７１９の゛１′″
出力を計数する。従って、１画面分の２値画像信号が入
力された時点のカウンタ１８−１〜１８−４９の値は、
４９通りに相対的に位置をずらせたａ Ｙ（！！パター
ンと被検査パターンとの不一致部分の面積（ビット数）
を示す。
最小値検出回路１９は、１画面分の２値画像信号の入力
完了時に、カウンタ１８−１〜１８−４９の中で計数値
が最小のカウンタを検出し、そのカウンタに対応する切
り出しパターンが標７（（！パターンに対してＸ、Ｙ方
向に何ビットずれているか（前記位置補正Ｈ１）を信号
Ｘ５ｅ１．Ｙｓｅｌとして出力する。
完了時に、カウンタ１８−１〜１８−４９の中で計数値
が最小のカウンタを検出し、そのカウンタに対応する切
り出しパターンが標７（（！パターンに対してＸ、Ｙ方
向に何ビットずれているか（前記位置補正Ｈ１）を信号
Ｘ５ｅ１．Ｙｓｅｌとして出力する。
次に、前記補正回路８の具体例を第４図により説明する
。この図において、２０−１〜２０−６はそれぞれ被検
査パターンの２値化画像信号を１走査ライン分だけ￥１
積できるシフトレジスタであり、直列に接続されている
６２２はマルチプレクサ回路であり、遅延回路６から出
力される被検査パターンの２値化画像信号と、それをシ
フトレジスタ２０−１〜２０−６により遅延させた信号
の中から、信号Ｙｓｅｌにより指定された２値画像信号
を選択して７ビツトのシフトレジスタ２３へ送出する。
。この図において、２０−１〜２０−６はそれぞれ被検
査パターンの２値化画像信号を１走査ライン分だけ￥１
積できるシフトレジスタであり、直列に接続されている
６２２はマルチプレクサ回路であり、遅延回路６から出
力される被検査パターンの２値化画像信号と、それをシ
フトレジスタ２０−１〜２０−６により遅延させた信号
の中から、信号Ｙｓｅｌにより指定された２値画像信号
を選択して７ビツトのシフトレジスタ２３へ送出する。
２１−１〜２１−３はそれぞれ標準パターンの２値化画
像信号を１走査ライン分蓄積できるシフトレジスタであ
り、直列接続されている。遅延回路７から出力される標
準パターンの２値化画像信号は、シフトレジスタ２１−
１〜２１−３により３走査ライン分だけ遅延されて、７
ビツトのシフ゛ トレジスタ２４に入力される。シフト
レジスタ２■−３の出力（ｆｆ号を、！ル憎とすると、
マルチプレクサ回路２２に入力される被検査パターンの
２値化画像信号は、Ｙ方向に±３、±２、±１およびＯ
ビットだけずらしたものである。従って、シフトレジス
タ２３に得られる信号は、標Ｃ〜へパターンと不一致部
分の面積が最小となるように、Ｙ方向に位置補正された
被検査パターンの２値化画像信号である。
像信号を１走査ライン分蓄積できるシフトレジスタであ
り、直列接続されている。遅延回路７から出力される標
準パターンの２値化画像信号は、シフトレジスタ２１−
１〜２１−３により３走査ライン分だけ遅延されて、７
ビツトのシフ゛ トレジスタ２４に入力される。シフト
レジスタ２■−３の出力（ｆｆ号を、！ル憎とすると、
マルチプレクサ回路２２に入力される被検査パターンの
２値化画像信号は、Ｙ方向に±３、±２、±１およびＯ
ビットだけずらしたものである。従って、シフトレジス
タ２３に得られる信号は、標Ｃ〜へパターンと不一致部
分の面積が最小となるように、Ｙ方向に位置補正された
被検査パターンの２値化画像信号である。
シフトレジスタ２３の各ビット出力は、マルタプレクサ
回路２５に入力される。マルチプレクサ回路２５は、信
号Ｘ５ｅｌにより指定される入力信号を選択して画像分
割回路９へ入力する。このマルチプレクサ回路２５の出
力信号は、標準パターンとの不一致部分の面積が最小と
なるように。
回路２５に入力される。マルチプレクサ回路２５は、信
号Ｘ５ｅｌにより指定される入力信号を選択して画像分
割回路９へ入力する。このマルチプレクサ回路２５の出
力信号は、標準パターンとの不一致部分の面積が最小と
なるように。
Ｘ方向およびＹ方向に位置補正された被検査パターンの
２値化画像信号であることは明らかである。
２値化画像信号であることは明らかである。
標準パターンの２値化画像信号は、シフトレジスタ２４
の第４ビツトから取り出されて画像分割回路９に入力さ
れる。画像分割回路９は、パターン走査の水平同期信号
φｈと垂直同期信号φＶに従って画像分割を行い、被検
査パターンと標準パターンの２値化画像信号を各セル別
に別々の不一致カウンタ１１ （第２図）へ送出する。
の第４ビツトから取り出されて画像分割回路９に入力さ
れる。画像分割回路９は、パターン走査の水平同期信号
φｈと垂直同期信号φＶに従って画像分割を行い、被検
査パターンと標準パターンの２値化画像信号を各セル別
に別々の不一致カウンタ１１ （第２図）へ送出する。
以上、執実施例について詳述したが、本発明はそれぞれ
に限定さｈるものではなく１種々変形して実施し得るも
のである。また本発明は、ソフトウェアを利用して実現
することも可能である。
に限定さｈるものではなく１種々変形して実施し得るも
のである。また本発明は、ソフトウェアを利用して実現
することも可能である。
以上説明したように１本発明は、被検査パターンと標準
パターンの不一致部分の面積が最小となるように相対位
置を補正した上で１分割領域毎に両パターンの不一致部
分の面積を計測し、その面積が一定値以上どなった場合
に欠陥と判定するものであるから、以下の効果を得られ
る。
パターンの不一致部分の面積が最小となるように相対位
置を補正した上で１分割領域毎に両パターンの不一致部
分の面積を計測し、その面積が一定値以上どなった場合
に欠陥と判定するものであるから、以下の効果を得られ
る。
（１）特異形状パターンや局所的特徴を抽出する方式と
違い、多様な形態の欠陥を検出できるため。
違い、多様な形態の欠陥を検出できるため。
より高゛晴度のパターン検査が可能である。
（１１）特異形状パターンや局所的特徴を抽出する方式
よりも処理内容かｍ純であり、装置の貼純化。
よりも処理内容かｍ純であり、装置の貼純化。
処理の高速化などを達成できる。
第１図は本発明の一実施例の作用説明図、第２図は本発
明の一実施例を示すブロック図、第３図は位置補正量検
出回路の具体例を示す詳細ブロック図、第４図は補正回
路の具体例を示す詳細ブロック図である。 １００・・・光電変換部、 １０１・・・位置合わせ
部。 １０２・・・不一致面積測定部、 １，２・・・イメ
ージセンサ、 ３，４・・・２値化回路。 ５・・・位置補正量検出回路、 ６．７・・・遅延回路
。 ８・・・補正回路、 ９・・・画像分割回路。 １１・・・不一致カウンタ、 １２・・・ＯＲ・・・
ゲート。 １３−１−１３−６．１４−１〜１４−３．２０−１〜
２０−６．２１−１〜２１−３・・・１走査ラインシフ
トレジスタ、 １５−１〜１５−７．１６，２３．
２４・・・７ビツト長シフトレジスタ、 １７−１
〜１７−４９・・・排他的論理和ゲート、 １８−
１〜１８−４９・・・カウンタ、１９・・・最小値検出
回路、 ２２．２５・・・マルチプレクサ回路。
明の一実施例を示すブロック図、第３図は位置補正量検
出回路の具体例を示す詳細ブロック図、第４図は補正回
路の具体例を示す詳細ブロック図である。 １００・・・光電変換部、 １０１・・・位置合わせ
部。 １０２・・・不一致面積測定部、 １，２・・・イメ
ージセンサ、 ３，４・・・２値化回路。 ５・・・位置補正量検出回路、 ６．７・・・遅延回路
。 ８・・・補正回路、 ９・・・画像分割回路。 １１・・・不一致カウンタ、 １２・・・ＯＲ・・・
ゲート。 １３−１−１３−６．１４−１〜１４−３．２０−１〜
２０−６．２１−１〜２１−３・・・１走査ラインシフ
トレジスタ、 １５−１〜１５−７．１６，２３．
２４・・・７ビツト長シフトレジスタ、 １７−１
〜１７−４９・・・排他的論理和ゲート、 １８−
１〜１８−４９・・・カウンタ、１９・・・最小値検出
回路、 ２２．２５・・・マルチプレクサ回路。
Claims (1)
- （１）被検査パターンとそれと同種の標準パターンとを
電気信号に変換する手段と、この手段により電気信号に
変換された該両パターンを重ね合わせたときの不一致部
分の面積が最小となるように該両パターンの相対位置を
補正する手段と、この手段により相対位置補正された該
両パターンの分割領域毎に該両パターンの不一致部分の
面積を計測する手段と、この手段による計測値が一定値
以上になったときに該被検査パターンに欠陥が存在する
と判定する手段とを有することを特徴とするパターン検
査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181506A JPS6159575A (ja) | 1984-08-30 | 1984-08-30 | パタ−ン検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181506A JPS6159575A (ja) | 1984-08-30 | 1984-08-30 | パタ−ン検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159575A true JPS6159575A (ja) | 1986-03-27 |
Family
ID=16101950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181506A Pending JPS6159575A (ja) | 1984-08-30 | 1984-08-30 | パタ−ン検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233891A (ja) * | 1986-04-04 | 1987-10-14 | Yasuda Denken Kk | チツプ搭載基板チエツカ |
| JPS6388682A (ja) * | 1986-07-14 | 1988-04-19 | ケイエルエイ・インストラメンツ・コ−ポレ−シヨン | 物体の欠陥を検出する方法および装置 |
| JPH03167407A (ja) * | 1989-11-28 | 1991-07-19 | Kao Corp | 表示図柄のずれ検査装置 |
-
1984
- 1984-08-30 JP JP59181506A patent/JPS6159575A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233891A (ja) * | 1986-04-04 | 1987-10-14 | Yasuda Denken Kk | チツプ搭載基板チエツカ |
| JPS6388682A (ja) * | 1986-07-14 | 1988-04-19 | ケイエルエイ・インストラメンツ・コ−ポレ−シヨン | 物体の欠陥を検出する方法および装置 |
| JPH03167407A (ja) * | 1989-11-28 | 1991-07-19 | Kao Corp | 表示図柄のずれ検査装置 |
| JPH0663734B2 (ja) * | 1989-11-28 | 1994-08-22 | 花王株式会社 | 表示図柄のずれ検査装置 |
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