JPS6165377A - パタ−ン検査装置 - Google Patents
パタ−ン検査装置Info
- Publication number
- JPS6165377A JPS6165377A JP59186330A JP18633084A JPS6165377A JP S6165377 A JPS6165377 A JP S6165377A JP 59186330 A JP59186330 A JP 59186330A JP 18633084 A JP18633084 A JP 18633084A JP S6165377 A JPS6165377 A JP S6165377A
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- pattern
- signal
- standard pattern
- positional deviation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体素子等のパターン検査装置に係り、さ
ら１（詳しくは、標準パターンと被検査ハターンの２つ
のパターンを比較することによりパターンの良否を判定
するパターン検査装ｆｉ！！＋で関するものである。
ら１（詳しくは、標準パターンと被検査ハターンの２つ
のパターンを比較することによりパターンの良否を判定
するパターン検査装ｆｉ！！＋で関するものである。
磁気バブルメモリ等のパターン欠陥検査方法として、従
来より２つの同一形状を有するパターンを比較し、欠陥
判定する比較検査法があるが、この場合、２つのパター
ンの間には位置ずれが少なからずあるため、２つのパタ
ーンより特徴部分を抽出し、その特徴部分が位置ずれ許
容範囲内において２つのパターンにあるか否かの判定を
行なっていた。
来より２つの同一形状を有するパターンを比較し、欠陥
判定する比較検査法があるが、この場合、２つのパター
ンの間には位置ずれが少なからずあるため、２つのパタ
ーンより特徴部分を抽出し、その特徴部分が位置ずれ許
容範囲内において２つのパターンにあるか否かの判定を
行なっていた。
しかし、この方法によると、抽出する特徴部分の数が多
く、ハードウェアの規模が大きくなるという欠点があっ
た。
く、ハードウェアの規模が大きくなるという欠点があっ
た。
そこで本出願人は、特開昭５８−３０６４５号公報で示
すように、設計データ等より創成した欠陥のない標準パ
ターンを用意し、一方ＴＶカメラ等を用いて被検査パタ
ーンの映像信号を２値化し、その際標準パターンをずら
して被検査パターンとの不一致数を全画面について求め
、不一致数が最小になる位置ずらし量を、標準パターン
と被検査パターンの位置ずれ量とし、次に位置ずれｌに
基づき標準パターンあるいは被検査パターンをずらしな
がら読み出し、標準パターンと被検査パターンとの不一
致を求め、このとき標準パターンより境界部を抽出して
量子化誤差の発生する境界部近傍では不一致を無視し。
すように、設計データ等より創成した欠陥のない標準パ
ターンを用意し、一方ＴＶカメラ等を用いて被検査パタ
ーンの映像信号を２値化し、その際標準パターンをずら
して被検査パターンとの不一致数を全画面について求め
、不一致数が最小になる位置ずらし量を、標準パターン
と被検査パターンの位置ずれ量とし、次に位置ずれｌに
基づき標準パターンあるいは被検査パターンをずらしな
がら読み出し、標準パターンと被検査パターンとの不一
致を求め、このとき標準パターンより境界部を抽出して
量子化誤差の発生する境界部近傍では不一致を無視し。
他の不一致を欠陥とする。パターン検査方式を開発し、
特許出願している。
特許出願している。
第１図はそのパターン検査方式を説明するための図であ
って、このような方式を用いると、２つのパターンＡ、
Ｈの位置ずれ補正後の状態としては数通りの鳩舎が考え
られ、−１を子化誤差の範囲で境界部近傍の不一致を無
視しただけでは、良品なも欠陥とし７て検出してしまう
という問題を残すものであつｔこ。
って、このような方式を用いると、２つのパターンＡ、
Ｈの位置ずれ補正後の状態としては数通りの鳩舎が考え
られ、−１を子化誤差の範囲で境界部近傍の不一致を無
視しただけでは、良品なも欠陥とし７て検出してしまう
という問題を残すものであつｔこ。
なお、第１図ではパターンＡを標準パターンとして境界
部近傍を求めている。
部近傍を求めている。
本発明は、前記した問題点に鑑みなされたものであって
、パターンの欠陥判定が高精度に行ない得るパターン検
査装置を提供することを目的とする。
、パターンの欠陥判定が高精度に行ない得るパターン検
査装置を提供することを目的とする。
本発明の特徴は、標準パターンと被検査パターンを位置
ずれが発生し得る範囲でずらしながら不一致パターンを
検出し、その不一致バター７信号を縮小し、不一致信号
計数値が最小となる位置ずらし量に基づいて前記２つの
パターンを位置合せし、それよりパターンの不一致を求
め、標準パターンの境界部近傍以外に不一致があるとき
パターンに欠陥があると判定するようにした点である。
ずれが発生し得る範囲でずらしながら不一致パターンを
検出し、その不一致バター７信号を縮小し、不一致信号
計数値が最小となる位置ずらし量に基づいて前記２つの
パターンを位置合せし、それよりパターンの不一致を求
め、標準パターンの境界部近傍以外に不一致があるとき
パターンに欠陥があると判定するようにした点である。
以下、第２図〜第４図に従って本発明の一実施例を説明
する。
する。
第２図はパターン検査回路の全体的構成図であって１図
中１は撮像装置、２は２値化回路。
中１は撮像装置、２は２値化回路。
３は標準パターン４を記憶する標準パターンメモリ、５
は２値化回路２の出力である２値化号６と撮像装置１に
同期して標準パターンメモリ３より読み出した標準パタ
ーン４との位置ずれｊ１７を求める位置ずれ抽出回路で
ある。８は位置ずれｉｉ ７１７もとづき、２値化号７
の位置ずれを補正する位置ずれ補正回路である。９は標
準パターン４より境界部近傍を抽出する境界部抽出回路
であり、１０は位置ずれ修正後の２値信号１１、標準パ
ターン信号４．境界部近傍信号１２を入力し、欠陥を抽
出する欠陥判定回路である。
は２値化回路２の出力である２値化号６と撮像装置１に
同期して標準パターンメモリ３より読み出した標準パタ
ーン４との位置ずれｊ１７を求める位置ずれ抽出回路で
ある。８は位置ずれｉｉ ７１７もとづき、２値化号７
の位置ずれを補正する位置ずれ補正回路である。９は標
準パターン４より境界部近傍を抽出する境界部抽出回路
であり、１０は位置ずれ修正後の２値信号１１、標準パ
ターン信号４．境界部近傍信号１２を入力し、欠陥を抽
出する欠陥判定回路である。
位置ずれ抽出回路５は、標準パターン信号４を位置ずれ
許容範囲でずらしながら、２値化号６との不一致をとり
、不一致パターンを縮小し、縮小した不一致パターンの
全画面における計数値が最小となる位置ずらし量を位置
ずれ量として求めるためのものである。
許容範囲でずらしながら、２値化号６との不一致をとり
、不一致パターンを縮小し、縮小した不一致パターンの
全画面における計数値が最小となる位置ずらし量を位置
ずれ量として求めるためのものである。
第６図は第２図の位置ずれ抽出回路５の詳細回路図であ
って、ここでは、標準パターンと被４４ 。
って、ここでは、標準パターンと被４４ 。
検査パターンは最大±２絵素と考えである。
図中、１５は、走査線の長さに相当するシフトレジスタ
群であり、標準パターン信号４を入力し、シリアルイン
パラレルアウトのシフトレジスタで構成される局部メモ
リ１４に、標準パターンの「５×５」絵素の局部エリア
が遂次走査に同期して切出される。１５は２値化号６を
入力する走査線の長さに相当するシフトレジスタ群であ
り、１６は３ビツトのシフトレジスタであり、そのシフ
トレジスタ１６の出力と局部メモリ１４の「３３」の出
力は走査位置が一致している。そして、局部メモリ１４
の［５Ｘ５Ｊ＝２５本の絵素の出力の各々とシフトレジ
スタ１６の排他的論理和ゲート１７へ入力され排他的論
理和ゲート１７の出力は、走査線の長さに相当するシフ
トレジスタ群１８を介し、シリアルインパラレルアウト
のシフトレジスタで構成される「２×２」の局部メモリ
１９へ入力される。局部メモリ１９の［２Ｘ ２Ｊ＝４
本の絵素の出力は、論理積ゲート２０へ入力される。
群であり、標準パターン信号４を入力し、シリアルイン
パラレルアウトのシフトレジスタで構成される局部メモ
リ１４に、標準パターンの「５×５」絵素の局部エリア
が遂次走査に同期して切出される。１５は２値化号６を
入力する走査線の長さに相当するシフトレジスタ群であ
り、１６は３ビツトのシフトレジスタであり、そのシフ
トレジスタ１６の出力と局部メモリ１４の「３３」の出
力は走査位置が一致している。そして、局部メモリ１４
の［５Ｘ５Ｊ＝２５本の絵素の出力の各々とシフトレジ
スタ１６の排他的論理和ゲート１７へ入力され排他的論
理和ゲート１７の出力は、走査線の長さに相当するシフ
トレジスタ群１８を介し、シリアルインパラレルアウト
のシフトレジスタで構成される「２×２」の局部メモリ
１９へ入力される。局部メモリ１９の［２Ｘ ２Ｊ＝４
本の絵素の出力は、論理積ゲート２０へ入力される。
このような構成をとることにより、論理積ゲート２０の
出力では、排他的論理和ゲート１７で得られる不一致パ
ターンを縮小したパターンとして得られる。
出力では、排他的論理和ゲート１７で得られる不一致パ
ターンを縮小したパターンとして得られる。
また、これらの回路、すなわち排他的論理和ゲート１７
．シフトレジスタ群１８２局部メモ１月９゜論理積ゲー
ト２０は、２５回路分用意しであるものとする。
．シフトレジスタ群１８２局部メモ１月９゜論理積ゲー
ト２０は、２５回路分用意しであるものとする。
一般に、量子化誤差は境界に±１絵素の範囲で発生する
ため、第１図に示した現象が発生する。そのため、標準
パターンをずらしながら不一致をと３と％ ２絵素以上
の不一致が発生する可能性があったが、前述の如き本実
施例においては、不一致パターンに対し、 「２Ｘ２
Ｊ絵素の局部エリア１９を切出し、論理積ゲート２０に
より縮小することにより、ｌ’２ｘ２Ｊ絵累未滴の不一
致（ｉｉ量子化誤差に相当）を無視している。
ため、第１図に示した現象が発生する。そのため、標準
パターンをずらしながら不一致をと３と％ ２絵素以上
の不一致が発生する可能性があったが、前述の如き本実
施例においては、不一致パターンに対し、 「２Ｘ２
Ｊ絵素の局部エリア１９を切出し、論理積ゲート２０に
より縮小することにより、ｌ’２ｘ２Ｊ絵累未滴の不一
致（ｉｉ量子化誤差に相当）を無視している。
そして、２５本の２０の出力は、各々２５個のカウンタ
で構成されるカウンタ回路群２１へ入力され、全画面走
査終了後、２５個のカウンタの最小値を最小値検出回路
２２で求める。最小値検出回路２２は最小となったカウ
ンタに対応する局部メモリ１４の位置（１，１，２，３
など）と着目絵素である［’ｇ、Ｊの差を位置ずれ量７
として抽出する。
で構成されるカウンタ回路群２１へ入力され、全画面走
査終了後、２５個のカウンタの最小値を最小値検出回路
２２で求める。最小値検出回路２２は最小となったカウ
ンタに対応する局部メモリ１４の位置（１，１，２，３
など）と着目絵素である［’ｇ、Ｊの差を位置ずれ量７
として抽出する。
また、第４図は位置すれ補正回路８．境界部抽出回路９
．欠陥判定回路１ｏの具体的構成を示す。
．欠陥判定回路１ｏの具体的構成を示す。
第４図において、２３は走査線の長さに相当するシフト
レジスタ群であり％ ２値信号６を入力し、シリアルイ
ンパラレルアウトのシフトレジスタで構成される局部メ
モリに２値信号の作×５」絵素の局部エリア２４を遂次
切出す。２５は選択回路であり、位置ずれＩ１７にもと
づき、選択回路２５の［５Ｘ５Ｊ＝２５本の絵素の出力
の１本を選択する。
レジスタ群であり％ ２値信号６を入力し、シリアルイ
ンパラレルアウトのシフトレジスタで構成される局部メ
モリに２値信号の作×５」絵素の局部エリア２４を遂次
切出す。２５は選択回路であり、位置ずれＩ１７にもと
づき、選択回路２５の［５Ｘ５Ｊ＝２５本の絵素の出力
の１本を選択する。
また、２６は走査線の長さに相当するシフトレジスタ群
であり、標準パターン４を入力し、シリアルインパラレ
ルアウトのシフトレジスタで構成される局部メモリ２７
に標準パターンの「５×５」絵素の局部エリアな遂次切
出すためのものである。局部メモリ２７の中央の［３Ｘ
３Ｊ絵素は論理積ゲート２８．非論理積ゲート２９へ入
力さ汽２８．２９の出力は論理和ゲート３０へ入力され
る。
であり、標準パターン４を入力し、シリアルインパラレ
ルアウトのシフトレジスタで構成される局部メモリ２７
に標準パターンの「５×５」絵素の局部エリアな遂次切
出すためのものである。局部メモリ２７の中央の［３Ｘ
３Ｊ絵素は論理積ゲート２８．非論理積ゲート２９へ入
力さ汽２８．２９の出力は論理和ゲート３０へ入力され
る。
このような構成とすることにより、論理和ゲート３０に
は境界部近傍でないことを示す信号が出力される。
は境界部近傍でないことを示す信号が出力される。
一方１選択回路２５で選択される信号は１位置ずれを補
正した２値信号１１に相当しており、局部メモリ２７の
中心絵素の信号３１に対応している。
正した２値信号１１に相当しており、局部メモリ２７の
中心絵素の信号３１に対応している。
よって２値信号１１と中心絵素の信号３１を排他的論理
和ゲート３２へ入力すると２位置ずれを補正した後の不
一致パターンが得られ、排他的論理和ゲート３２の出力
と信号１２を論理積ゲート３３へ人力することにより、
境界部近傍の不一致は無視し、欠陥信号３４を得る。
和ゲート３２へ入力すると２位置ずれを補正した後の不
一致パターンが得られ、排他的論理和ゲート３２の出力
と信号１２を論理積ゲート３３へ人力することにより、
境界部近傍の不一致は無視し、欠陥信号３４を得る。
すなわち、パターンの欠陥のみを検出できる。
上述の実施例からも明らかなように本発明によれば、標
準パター／と被検査パターンを位置ずれが発生し得る範
囲でずらしながらパターンの不一致をとり、その検出し
た不一致パターンを縮小し、計数値が最小となる位置ず
らし量にもとすき、前記２つのパターンる位置合せなす
ることによって、パターンの欠陥判定をするようにした
ものであるから、量子化誤差が最大限に発生しても標準
パターンと被検査パターンの位置ずれ補正を、量子化誤
差の範囲内まで行なうことができ、パターンの欠陥検査
がより高ｆｆ度に行なえるという利点がある。
準パター／と被検査パターンを位置ずれが発生し得る範
囲でずらしながらパターンの不一致をとり、その検出し
た不一致パターンを縮小し、計数値が最小となる位置ず
らし量にもとすき、前記２つのパターンる位置合せなす
ることによって、パターンの欠陥判定をするようにした
ものであるから、量子化誤差が最大限に発生しても標準
パターンと被検査パターンの位置ずれ補正を、量子化誤
差の範囲内まで行なうことができ、パターンの欠陥検査
がより高ｆｆ度に行なえるという利点がある。
ｉ １ 図（ａ）〜（ｅ）は従来技術によるパターン欠
陥方式を説明するための図、第２図は本発明のパターン
欠陥方式を説明するための図であって、具体的な回路図
、第３図は第２図の位置ずれ抽出回路の具体的な構成図
、第４図は第２図の一部詳細図であって、位置ずれ補正
、境界部抽出、欠陥判定をするに関連する回路図である
。 １・・・・・・撮像装置。 ２・・・・・・２値化回路、 ３・・・・・・標準パターンメモリ、 ５・・・・・・位置ずれ抽出回路。 ８・・・・・・位置ずれ補正回路、 ９・・・・・・境界部抽出回路、 １０・・・・・・欠陥判定回路、 １３．１５．１Ｂ、２５．２６・・・・・・シフトレジ
スタ群。 １４．１９，２４．２７・・・・・・局部メモリ。 １７．５２・・・・・・排他的論理和ゲート。 ２１・・・・・・カウンタ群。 ２２・・・・・・最小値検出回路、 ２５・・・・・・選択回路。 ２０．２８．３３・・・・・・論理積ゲート、２９・・
・・・・非論理積ゲート、 ３０・・・・・・論理和ゲート。 オ １図
陥方式を説明するための図、第２図は本発明のパターン
欠陥方式を説明するための図であって、具体的な回路図
、第３図は第２図の位置ずれ抽出回路の具体的な構成図
、第４図は第２図の一部詳細図であって、位置ずれ補正
、境界部抽出、欠陥判定をするに関連する回路図である
。 １・・・・・・撮像装置。 ２・・・・・・２値化回路、 ３・・・・・・標準パターンメモリ、 ５・・・・・・位置ずれ抽出回路。 ８・・・・・・位置ずれ補正回路、 ９・・・・・・境界部抽出回路、 １０・・・・・・欠陥判定回路、 １３．１５．１Ｂ、２５．２６・・・・・・シフトレジ
スタ群。 １４．１９，２４．２７・・・・・・局部メモリ。 １７．５２・・・・・・排他的論理和ゲート。 ２１・・・・・・カウンタ群。 ２２・・・・・・最小値検出回路、 ２５・・・・・・選択回路。 ２０．２８．３３・・・・・・論理積ゲート、２９・・
・・・・非論理積ゲート、 ３０・・・・・・論理和ゲート。 オ １図
Claims (1)
- 標準パターンを記憶する標準パターンメモリと、撮像装
置から得られる映像信号を２値化する２値化回路と、前
記標準パターンメモリより、２値信号と標準パターン信
号の位置ずれが発生し得る範囲の局部エリアを遂次切出
し、局部エリアの各絵素と２値信号の不一致を各絵素毎
に全画面に対して求め、該求め得た各不一致信号を縮小
し、該縮小した不一致信号の計数値が最小となる位置ず
らし量を、２値信号と標準パターン信号より位置ずれ量
として求め、該求めた位置ずれ量にもとづき、前記２つ
のパターン位置を合せ、位置ずれを補正して２値信号と
標準パターン信号の不一致を求める位置ずれ抽出回路と
を具備して成ることを特徴とするパターン検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186330A JPS6165377A (ja) | 1984-09-07 | 1984-09-07 | パタ−ン検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186330A JPS6165377A (ja) | 1984-09-07 | 1984-09-07 | パタ−ン検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165377A true JPS6165377A (ja) | 1986-04-03 |
Family
ID=16186455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186330A Pending JPS6165377A (ja) | 1984-09-07 | 1984-09-07 | パタ−ン検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04353990A (ja) * | 1991-05-30 | 1992-12-08 | Hitachi Eng Co Ltd | パターンマッチングを用いる検査装置およびパターンマッチング方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52140278A (en) * | 1976-05-19 | 1977-11-22 | Hitachi Ltd | Position detector |
| JPS5830645A (ja) * | 1981-08-17 | 1983-02-23 | Hitachi Ltd | パターン検査方法 |
| JPS592330A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | パタ−ンマツチング方法及びその装置 |
-
1984
- 1984-09-07 JP JP59186330A patent/JPS6165377A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52140278A (en) * | 1976-05-19 | 1977-11-22 | Hitachi Ltd | Position detector |
| JPS5830645A (ja) * | 1981-08-17 | 1983-02-23 | Hitachi Ltd | パターン検査方法 |
| JPS592330A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | パタ−ンマツチング方法及びその装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04353990A (ja) * | 1991-05-30 | 1992-12-08 | Hitachi Eng Co Ltd | パターンマッチングを用いる検査装置およびパターンマッチング方法 |
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