JPS6152759A - 制御記憶読出検査方式 - Google Patents
制御記憶読出検査方式Info
- Publication number
- JPS6152759A JPS6152759A JP59174738A JP17473884A JPS6152759A JP S6152759 A JPS6152759 A JP S6152759A JP 59174738 A JP59174738 A JP 59174738A JP 17473884 A JP17473884 A JP 17473884A JP S6152759 A JPS6152759 A JP S6152759A
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- JP
- Japan
- Prior art keywords
- information
- control
- control memory
- circuit
- cyclic code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読出専用制御記憶回路の制御記を行抗出検査
方式に関する。特に、情報処理装置に使用される読出専
用制御記憶回路の記憶情報を巡回符号情報により検査す
る制御記憶読出検査方式に関する。
方式に関する。特に、情報処理装置に使用される読出専
用制御記憶回路の記憶情報を巡回符号情報により検査す
る制御記憶読出検査方式に関する。
第３図は従来例の制御記憶読出検査装置のブロック構成
図である。第４図はその制御記憶回路の構成図である。
図である。第４図はその制御記憶回路の構成図である。
従来の制御記、ｂ７抗出検査方式は、第３図に示すよう
に、制ｉｌｌ装置２００内の制御記憶情報に付随した奇
偶検査ビットを存する制御記憶回路２１１ と、この制
御記憶回路２１１に接３売された奇偶検査回路２２０と
、この奇偶検査回路２２０の出力に接続された状態表示
回路２３０とから構成される。ｉｉｉ制御装置２００の
制御記憶回路２１１ は、１１．す御記憶情報２１２と
その制御記憶情報２１２に対し６ｕ算された奇偶数検査
ビット２１４とを各番地毎に前もって格納されている。
に、制ｉｌｌ装置２００内の制御記憶情報に付随した奇
偶検査ビットを存する制御記憶回路２１１ と、この制
御記憶回路２１１に接３売された奇偶検査回路２２０と
、この奇偶検査回路２２０の出力に接続された状態表示
回路２３０とから構成される。ｉｉｉ制御装置２００の
制御記憶回路２１１ は、１１．す御記憶情報２１２と
その制御記憶情報２１２に対し６ｕ算された奇偶数検査
ビット２１４とを各番地毎に前もって格納されている。
この制御記憶情報２１２による制御装置２００が動作情
報にあるときは、奇偶検査回路２２０は制御記１９回路
２１１の出力を奇偶検査して制御記憶の正常性の鮪認を
する。この奇偶検査の結果は状態表示回路２３０に一時
保存される。上位処理装置１００ば状態情報間合わせ指
令によって制御装置２００内の状態表示回路２３０から
この検査結果を引取る。一般に制御記憶回路２１１にお
いて何等かの原因で制御記憶情報が変化しヒツト誤りを
生じることがある。これに対しては上述の奇偶検査によ
って制御記憶の正常性が確認される。
報にあるときは、奇偶検査回路２２０は制御記１９回路
２１１の出力を奇偶検査して制御記憶の正常性の鮪認を
する。この奇偶検査の結果は状態表示回路２３０に一時
保存される。上位処理装置１００ば状態情報間合わせ指
令によって制御装置２００内の状態表示回路２３０から
この検査結果を引取る。一般に制御記憶回路２１１にお
いて何等かの原因で制御記憶情報が変化しヒツト誤りを
生じることがある。これに対しては上述の奇偶検査によ
って制御記憶の正常性が確認される。
〔発明が解決しようとする問題点〕
しかし、従来例の制御記憶読出検査記憶方式に採用され
ている奇偶検査によるビット誤り検出方式では、制御記
憶の各番地毎に対応する奇偶検査用の冗長な記憶回路が
必要である。この制９ｘ１１記憶情報が８ビツト長の記
憶回路で構成される場合に、第３図に示す従来例の制御
記憶回路２１１のように、この奇偶検査用の冗長な記憶
回路の比重は非常に高いものとなってきている。、さら
にアドレス空間の拡大に伴い、この奇偶検査用の冗長な
記憶回路も塊大するため装置は大型化し価格的にも非常
に高価となっている。また奇偶検査の結果が上位処理装
置１００からの状態債和問合わせ指令によって引取られ
るまで、制御装置２００内の状態表示回路２３０に滞留
するために、悄ｔａ処理装置の処理能率を低下させるな
どの問題点があった。
ている奇偶検査によるビット誤り検出方式では、制御記
憶の各番地毎に対応する奇偶検査用の冗長な記憶回路が
必要である。この制９ｘ１１記憶情報が８ビツト長の記
憶回路で構成される場合に、第３図に示す従来例の制御
記憶回路２１１のように、この奇偶検査用の冗長な記憶
回路の比重は非常に高いものとなってきている。、さら
にアドレス空間の拡大に伴い、この奇偶検査用の冗長な
記憶回路も塊大するため装置は大型化し価格的にも非常
に高価となっている。また奇偶検査の結果が上位処理装
置１００からの状態債和問合わせ指令によって引取られ
るまで、制御装置２００内の状態表示回路２３０に滞留
するために、悄ｔａ処理装置の処理能率を低下させるな
どの問題点があった。
本発明は以上の問題点を解決するためのもので、
Ｉ読出専用制御記憶回路が節減され、かつ情報処理装置
の処理能率を向上させることのできる制御記憶読出検査
方式を提供することを目的とする。
Ｉ読出専用制御記憶回路が節減され、かつ情報処理装置
の処理能率を向上させることのできる制御記憶読出検査
方式を提供することを目的とする。
本発明は、複数の制御装置をＭ＃え、この拶故の制御装
置にはそれぞれ制御記憶情報を格納した；ソコ出専用制
御記憶回路を含み、この読出専用制御記憶回路から制御
記憶情報を読出して制御１１１を行う上位処理装置と、
この上位処理！Ａ置および上記複数の制御装置を接続し
情報を転送する情報転送手段とを（１；ｎえた！１’ｉ
ＩＢ処理装置において、上記読出専用接続記憶回路は
、この読出専用制御記憶回路の交換車位毎に格納されて
いる一連の制御記憶情報に対し所定の生成多項式による
巡回符号検査情報長を共に格納するように構成され、上
記」二位処理装置には、上記読出専用制御記憶回路から
上記情報転送手段を介して上記制御記憶情報と引続き上
記゛巡回符号検査情報とを読出し、上記所定の生成多項
式にょろり巡回？ト号’ｌＪｉ算を行い検査確認をする
巡回符号検出回路を含むことを特徴とする。
置にはそれぞれ制御記憶情報を格納した；ソコ出専用制
御記憶回路を含み、この読出専用制御記憶回路から制御
記憶情報を読出して制御１１１を行う上位処理装置と、
この上位処理！Ａ置および上記複数の制御装置を接続し
情報を転送する情報転送手段とを（１；ｎえた！１’ｉ
ＩＢ処理装置において、上記読出専用接続記憶回路は
、この読出専用制御記憶回路の交換車位毎に格納されて
いる一連の制御記憶情報に対し所定の生成多項式による
巡回符号検査情報長を共に格納するように構成され、上
記」二位処理装置には、上記読出専用制御記憶回路から
上記情報転送手段を介して上記制御記憶情報と引続き上
記゛巡回符号検査情報とを読出し、上記所定の生成多項
式にょろり巡回？ト号’ｌＪｉ算を行い検査確認をする
巡回符号検出回路を含むことを特徴とする。
本発明は、制ｆｉｌｌｌ装置の読出専用制御記憶回路に
その交１負Ｊｉｉ位毎に格納されている一連の制御記憶
情報に対して所定の生成多項式による巡回符号検査情報
が共に格納され、上位処理装置の巡回符号検出回路で制
御記憶情１［こ引続いてその巡回符号検査情報を読出し
、上記所定の生成多項式で巡回符号演算を行って検査す
ることにより、読出専用制御回路の節減ができ、かつ情
報処理装置の処理能率を向上することができる。
その交１負Ｊｉｉ位毎に格納されている一連の制御記憶
情報に対して所定の生成多項式による巡回符号検査情報
が共に格納され、上位処理装置の巡回符号検出回路で制
御記憶情１［こ引続いてその巡回符号検査情報を読出し
、上記所定の生成多項式で巡回符号演算を行って検査す
ることにより、読出専用制御回路の節減ができ、かつ情
報処理装置の処理能率を向上することができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例情報処理装置の制御記憶読出検
査装置のプロ・ツク構成図である。
査装置のプロ・ツク構成図である。
ここで本発明の特徴とするところは、一点鎖線で囲む制
御記憶読出検査部分である。すなわち、上位処理装置１
００から制御記憶情報２１２を読出すアドレス情報が情
報転送径路３００およびアドレス線２５１を介して制御
装置２００内の制御記憶回路２１０に接続される。制御
記憶回路２１０から制御記憶情ｔＤ２１２と巡回符号検
査情報２１３とが情報線２５２、情報転送径路３００お
よび情報線１５１を介して巡回符号検出回路１１０に接
続され、巡回符号検出回路１１０で上記生成多項式によ
り演算され検出信号が情＋）ｊ綿１５２を介して出力さ
れる。
御記憶読出検査部分である。すなわち、上位処理装置１
００から制御記憶情報２１２を読出すアドレス情報が情
報転送径路３００およびアドレス線２５１を介して制御
装置２００内の制御記憶回路２１０に接続される。制御
記憶回路２１０から制御記憶情ｔＤ２１２と巡回符号検
査情報２１３とが情報線２５２、情報転送径路３００お
よび情報線１５１を介して巡回符号検出回路１１０に接
続され、巡回符号検出回路１１０で上記生成多項式によ
り演算され検出信号が情＋）ｊ綿１５２を介して出力さ
れる。
このような構成の制御記憶読出検査装置の動作について
説明する。第２図は本発明の制１ｉｆｌ！記憶回路の構
成図である。第５図は本発明の制御記１．■ｙ”Ｍ出検
査装置のフローチャー１・である。第２図において、制
御１１装置２００内の制御記憶回路２１０は、制御記憶
情報２１２と制御記憶情報２１２に対し定められた生成
多項式による巡回符号検査情報２１３とを制御記憶回路
２１０の各交換単位で格納している。
説明する。第２図は本発明の制１ｉｆｌ！記憶回路の構
成図である。第５図は本発明の制御記１．■ｙ”Ｍ出検
査装置のフローチャー１・である。第２図において、制
御１１装置２００内の制御記憶回路２１０は、制御記憶
情報２１２と制御記憶情報２１２に対し定められた生成
多項式による巡回符号検査情報２１３とを制御記憶回路
２１０の各交換単位で格納している。
次に第５図に示すフローチャートにより読出検査につい
て第１図を参照して説明する。第５図に示す○卵内の番
号符号は第１図における動作ステップ番号を示す。
て第１図を参照して説明する。第５図に示す○卵内の番
号符号は第１図における動作ステップ番号を示す。
上位処理装置１００は情報転送径路３００を介して制御
記憶回路２１０に対するアドレス１１１和を送出する。
記憶回路２１０に対するアドレス１１１和を送出する。
アドレス線２５１によって制？：ｌＩ記憶回路２１０ば
アクセスされる（動作ステップ■）。
アクセスされる（動作ステップ■）。
次に制御記憶情報２１２の内容が情報線２５２に出力さ
れ情報転送手段３００を介して上位処理装置１００にシ
フε込まれる。上位処理装置１００内の巡回符号検出回
路１１０ば、情報線１５１を介して制御記憶情報２１２
と巡回符号検査情報２１３を同時に入力し、巡回符号演
算を行う（動作ステップ■）。上位処理装置１００は次
のアクセスのためにアドレスを更新する（動作ステップ
■）。制ｉｌｌ記憶回路２１０の交換単位境界となるま
で上述の動作を繰返す（動作ステップ■）。上位処理装
置１００は交ＩｆＡＩｉ位境界となると巡回符号検出回
路１１０の内容を情報綿１５２に読出す（動作ステップ
■）。誤りを検出していなければ次の制御記憶回路２１
０の交換単位にて読出検査を続けるために上述の動作ス
テップを操返す（動作ステップ■、■）。巡回符号演算
の結果誤りを検出していれば不良の制御記憶回路２１０
の交換などを行う（動作ステップ■）。
れ情報転送手段３００を介して上位処理装置１００にシ
フε込まれる。上位処理装置１００内の巡回符号検出回
路１１０ば、情報線１５１を介して制御記憶情報２１２
と巡回符号検査情報２１３を同時に入力し、巡回符号演
算を行う（動作ステップ■）。上位処理装置１００は次
のアクセスのためにアドレスを更新する（動作ステップ
■）。制ｉｌｌ記憶回路２１０の交換単位境界となるま
で上述の動作を繰返す（動作ステップ■）。上位処理装
置１００は交ＩｆＡＩｉ位境界となると巡回符号検出回
路１１０の内容を情報綿１５２に読出す（動作ステップ
■）。誤りを検出していなければ次の制御記憶回路２１
０の交換単位にて読出検査を続けるために上述の動作ス
テップを操返す（動作ステップ■、■）。巡回符号演算
の結果誤りを検出していれば不良の制御記憶回路２１０
の交換などを行う（動作ステップ■）。
上記手順により制御記憶１１゛１報２１２のシシｖ出検
査が終了する。
査が終了する。
上記実施例では巡回符号検出回路を有する一つ
１の上位処理装置と巡回符号検査情報を格納した制
御記憶回路を有する一つの制御装置の（）１Ｙ成で説明
したが、複数の制御装置を接続していても同様に実現で
きる。
１の上位処理装置と巡回符号検査情報を格納した制
御記憶回路を有する一つの制御装置の（）１Ｙ成で説明
したが、複数の制御装置を接続していても同様に実現で
きる。
以上説明したように、本発明は、読出専用制′４ｆｆｌ
ｌ記憶回路に記ｔ（７回路の交換単位で巡回符号検査情
報を埋込み制御記憶情報と同時に巡回符号検査情報を読
出して巡回符号検査をすることにより、読出専用制御記
、Ｌｆｆ回路が節減でき、かつ誤り検出情報が制御装置
内に滞留することによる遅れを解消することができる優
れた効果があり、情報処理装置の処理能率を向上するこ
とができる利点がある。
ｌ記憶回路に記ｔ（７回路の交換単位で巡回符号検査情
報を埋込み制御記憶情報と同時に巡回符号検査情報を読
出して巡回符号検査をすることにより、読出専用制御記
、Ｌｆｆ回路が節減でき、かつ誤り検出情報が制御装置
内に滞留することによる遅れを解消することができる優
れた効果があり、情報処理装置の処理能率を向上するこ
とができる利点がある。
第１図は本発明一実施例制御記憶読出検査装置のブロア
・り構成図。 第２図はその制御記憶回路の構成図。 第３図は従来例の制ａｌｌ記憶凹読出検査装置のフロッ
ク（１・Ｙ成図。 第４図はその制御記憶回路の構成図。 第５図は本発明の制御記憶読出検査装置のフローチャー
ト。 １００・・・上位処理装置、１１０・・・巡回符号検出
回路、１５１．１５２．２５２．２５３．２５４．２５
５・・・情報線、２００・・・制御装置、２］０．２１
１・・・制御記憶回路、２】２・・・制御記憶情報、２
１３・・・巡回符号演算情ｆＥ：、２１４・・・奇偶検
査情報、２２０・・・奇偶検査回路、２３０・・・状態
表示回路、２５１・・・アドレス線、３００・・・情報
伝送径路。
・り構成図。 第２図はその制御記憶回路の構成図。 第３図は従来例の制ａｌｌ記憶凹読出検査装置のフロッ
ク（１・Ｙ成図。 第４図はその制御記憶回路の構成図。 第５図は本発明の制御記憶読出検査装置のフローチャー
ト。 １００・・・上位処理装置、１１０・・・巡回符号検出
回路、１５１．１５２．２５２．２５３．２５４．２５
５・・・情報線、２００・・・制御装置、２］０．２１
１・・・制御記憶回路、２】２・・・制御記憶情報、２
１３・・・巡回符号演算情ｆＥ：、２１４・・・奇偶検
査情報、２２０・・・奇偶検査回路、２３０・・・状態
表示回路、２５１・・・アドレス線、３００・・・情報
伝送径路。
Claims (1)
- （１）複数の制御装置 を備え、 この複数の制御装置にはそれぞれ制御記憶情報を格納し
た読出専用制御記憶回路を含み、 この読出専用制御記憶回路から制御記憶情報を読出して
制御を行う上位処理装置と、 この上位処理装置および上記複数の制御装置を接続し情
報を転送する情報転送手段と を備えた情報処理装置において、 上記読出専用制御記憶回路では、 この読出専用制御記憶回路の交換単位毎に格納されてい
る一連の制御記憶情報に対し所定の生成多項式による巡
回符号検査情報を共に格納するように構成され、 上記上位処理装置には、 上記読出専用制御記憶回路から上記情報転送手段を介し
て上記制御記憶情報と引続き上記巡回符号検査情報とを
読出し、上記所定の生成多項式により巡回符号演算を行
い検査確認をする巡回符号検出回路 を含む ことを特徴とする制御記憶読出検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174738A JPS6152759A (ja) | 1984-08-22 | 1984-08-22 | 制御記憶読出検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174738A JPS6152759A (ja) | 1984-08-22 | 1984-08-22 | 制御記憶読出検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152759A true JPS6152759A (ja) | 1986-03-15 |
Family
ID=15983804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174738A Pending JPS6152759A (ja) | 1984-08-22 | 1984-08-22 | 制御記憶読出検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654416U (ja) * | 1991-01-11 | 1994-07-26 | 株式会社アマダ | プレスブレーキ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378127A (en) * | 1976-12-22 | 1978-07-11 | Sharp Corp | Self diagnosis system of fixed program memory unit |
| JPS58121459A (ja) * | 1982-01-12 | 1983-07-19 | Mitsubishi Electric Corp | 電子計算機のサ−ビスプロセツサ |
| JPS58196698A (ja) * | 1982-05-10 | 1983-11-16 | Nec Corp | 誤り検出方式 |
-
1984
- 1984-08-22 JP JP59174738A patent/JPS6152759A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378127A (en) * | 1976-12-22 | 1978-07-11 | Sharp Corp | Self diagnosis system of fixed program memory unit |
| JPS58121459A (ja) * | 1982-01-12 | 1983-07-19 | Mitsubishi Electric Corp | 電子計算機のサ−ビスプロセツサ |
| JPS58196698A (ja) * | 1982-05-10 | 1983-11-16 | Nec Corp | 誤り検出方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654416U (ja) * | 1991-01-11 | 1994-07-26 | 株式会社アマダ | プレスブレーキ |
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