JPS6146077A - 接合形電界効果トランジスタ - Google Patents
接合形電界効果トランジスタInfo
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- JPS6146077A JPS6146077A JP60125008A JP12500885A JPS6146077A JP S6146077 A JPS6146077 A JP S6146077A JP 60125008 A JP60125008 A JP 60125008A JP 12500885 A JP12500885 A JP 12500885A JP S6146077 A JPS6146077 A JP S6146077A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、交流に対する応用を含み、高い阻止電圧能力
を可能にした接合形電界効果トランジスタ（ＪＢ’ＥＴ
）に関するものである。
を可能にした接合形電界効果トランジスタ（ＪＢ’ＥＴ
）に関するものである。
（従来の技術）
電力用接合形電界効果卜う／ジスメ（パワーＪｌｉ’Ｅ
Ｔ ）は、複数のチャネルを形成する交互に異なる導電
型の層の列を持って与えられる。双方向電流は、「オン
」状態におけるチャネルを通して水平方向の長手方向に
伝導される。多重チャネルは「オン」状態抵抗のチャネ
ル・コ／ボーネントを減少させている。「オフ」状態で
は、電流がそのチャネルにおける空乏領域の水平方向の
横方向拡張およびピンチ−オフによって阻止される。
Ｔ ）は、複数のチャネルを形成する交互に異なる導電
型の層の列を持って与えられる。双方向電流は、「オン
」状態におけるチャネルを通して水平方向の長手方向に
伝導される。多重チャネルは「オン」状態抵抗のチャネ
ル・コ／ボーネントを減少させている。「オフ」状態で
は、電流がそのチャネルにおける空乏領域の水平方向の
横方向拡張およびピンチ−オフによって阻止される。
好ましい形態において、チャネルと同じ導電型の水平方
向の長手方向に延在するドリフト領域は、双方向電流が
チャネルを通して水平方向の長Φ方向に且つそのドリフ
ト領域を通して伝導されるようは、そのチャネルの１端
又は両端に与えられる。線形形状は、ブレークダウン電
圧についての所望の制御を可能にすると同時は、高い阻
止電圧能力を達成する。ドリフト領域を通しての伝導さ
れた電流は所鼠のバルク効果特性を達成する。
向の長手方向に延在するドリフト領域は、双方向電流が
チャネルを通して水平方向の長Φ方向に且つそのドリフ
ト領域を通して伝導されるようは、そのチャネルの１端
又は両端に与えられる。線形形状は、ブレークダウン電
圧についての所望の制御を可能にすると同時は、高い阻
止電圧能力を達成する。ドリフト領域を通しての伝導さ
れた電流は所鼠のバルク効果特性を達成する。
（実 施 例）
第１図は、７，９，１１．１５及び１５のような複数の
チャネルを形成する６〜１６のような交互に異なる導電
型の層の列４を持つパワーＪＩｉ”ＥＴ２を示している
。ＪＰＥＴ２は、チャネルを通して水平方向の長手方向
に双方向電流を伝導する「オン」状態と、空乏領域の水
平方向の横方向への拡大及びピンチ−オフに因り、その
チャネルを通して流れる電流を阻止する「オフ」状態と
を持つている。列４の層６〜１４ｉ、層になつたものゝ
方向が水平方向の横方向に延在するように垂直方向およ
び水平方向の長手方向に延在している。
チャネルを形成する６〜１６のような交互に異なる導電
型の層の列４を持つパワーＪＩｉ”ＥＴ２を示している
。ＪＰＥＴ２は、チャネルを通して水平方向の長手方向
に双方向電流を伝導する「オン」状態と、空乏領域の水
平方向の横方向への拡大及びピンチ−オフに因り、その
チャネルを通して流れる電流を阻止する「オフ」状態と
を持つている。列４の層６〜１４ｉ、層になつたものゝ
方向が水平方向の横方向に延在するように垂直方向およ
び水平方向の長手方向に延在している。
チャネル７．９，１１，１５及び１５は、ｎ型のような
１つの導電型からなつている。′Ｐ、１の主端子手段Ｔ
１は、第１図での左端の接続部１８において示されるよ
うは、その列におけるチャネルの１端に作用的に連結さ
れている。第２の主端子手段′ｍは、第１図での右端の
接続部２０において示されるようは、その列におけるチ
ャネルの他端に作用的に連結されている。ゲート端子Ｇ
は、２２において示されているようは、列４における層
６，８，１０，１２，１４及び１６のような他の導電型
の層に作用的に連結されている。好ましい形態において
、ｎ型のような１つの導電型のドリフト領域２４は、列
４の長さに沿って水平方向の横方向に延在し、そして列
４と第２の主端子手段Ｔ２との間で水平方向の長手方向
に延在しているので、その「オン」状態において、双方
向電流は、主端子手段Ｔ１とＴ２との間で、そのチャネ
ルを通して水平方向の長手方向およびドリフト領域２４
を通して流れることになる。ドリフト領域抹、列４と主
端子手段Ｔ１との間の左側に与えられても良い。
１つの導電型からなつている。′Ｐ、１の主端子手段Ｔ
１は、第１図での左端の接続部１８において示されるよ
うは、その列におけるチャネルの１端に作用的に連結さ
れている。第２の主端子手段′ｍは、第１図での右端の
接続部２０において示されるようは、その列におけるチ
ャネルの他端に作用的に連結されている。ゲート端子Ｇ
は、２２において示されているようは、列４における層
６，８，１０，１２，１４及び１６のような他の導電型
の層に作用的に連結されている。好ましい形態において
、ｎ型のような１つの導電型のドリフト領域２４は、列
４の長さに沿って水平方向の横方向に延在し、そして列
４と第２の主端子手段Ｔ２との間で水平方向の長手方向
に延在しているので、その「オン」状態において、双方
向電流は、主端子手段Ｔ１とＴ２との間で、そのチャネ
ルを通して水平方向の長手方向およびドリフト領域２４
を通して流れることになる。ドリフト領域抹、列４と主
端子手段Ｔ１との間の左側に与えられても良い。
第２図〜第４図に示されているようは、ＪＰＥＴ２の形
成はＰＷ層２６のようなサブストレートでもって開始さ
れ、次いで、ドリフト領域２４およびチャネル７．９，
１１．１３及び１５を事実上与えることになるｎ型Ｎ４
２４がエピタキシャル成長される。その後、２８のよう
な複数の切欠きが、第３図に示されているように−ＩＥ
Ｅ Ｅｌｅｃｔｒｏｎ ｆ）ｅｒｉｃｏ Ｃｏｎｆｅ
ｒｅｎｃｅ、文献Ｃｌ−１１４６１−３／７９． ００
００−０５８５． シー、フ （Ｃ。
成はＰＷ層２６のようなサブストレートでもって開始さ
れ、次いで、ドリフト領域２４およびチャネル７．９，
１１．１３及び１５を事実上与えることになるｎ型Ｎ４
２４がエピタキシャル成長される。その後、２８のよう
な複数の切欠きが、第３図に示されているように−ＩＥ
Ｅ Ｅｌｅｃｔｒｏｎ ｆ）ｅｒｉｃｏ Ｃｏｎｆｅ
ｒｅｎｃｅ、文献Ｃｌ−１１４６１−３／７９． ００
００−０５８５． シー、フ （Ｃ。
１（ｕ）による“ＡパワーＭＯ３ＦＩ：Ｔのノくラメト
リックスタディＰａｒａｍｃｔｒｉｃ ８ｔｕｄｙ
ｏｆ ＰｏｗｅｒＭＯ８ＦＥＴｓ ” ； ＩＥ
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｒｉｃｅｓ Ｖｏｌ
。
リックスタディＰａｒａｍｃｔｒｉｃ ８ｔｕｄｙ
ｏｆ ＰｏｗｅｒＭＯ８ＦＥＴｓ ” ； ＩＥ
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｒｉｃｅｓ Ｖｏｌ
。
ＥＬ）−２５，Ｎｏ−１０，１９７８年１０月；そして
Ｔｒａｎｓａｃｔｉｏｎｓ ＩＥＥＥ、 ＥＤ−２
７，頁９０７〜９１４゜１９８０年５月、 アマ−（Ａ
ｍｍａｒ ）及びロジャース（Ｉ（ｌｏｇｅｒｓ ）に
よる’ ＵＭＯ８Ｔｒａｎｓｉｓｔｏｒｓｏｎ Ｓｔ
１１ｃｏｎ ”において周知の異方性エツチング、プラ
ズマ・エツチング又は他の適当な方法によって形成され
る。代替として、それら切欠きは、サブストレートに単
結晶を維持しながら多孔性となるクリコンにより形成し
、このシリコンの形成には構造上の変化を作り出すため
、濃縮されたフッ化水素を与え、局部領域を通して一定
電流を通過させる周知の陽極酸化技術に従って多孔性の
シリコン領域を形成しても良い。か＼る場合、切欠きは
一層早い割合において腐食する。その切欠きにおけるＰ
蒸着は、第１図の線４−４に沿って取られた第４図の構
造を生じさせ、列４の交互に異なる導電型の層７〜１３
などを形成する。
Ｔｒａｎｓａｃｔｉｏｎｓ ＩＥＥＥ、 ＥＤ−２
７，頁９０７〜９１４゜１９８０年５月、 アマ−（Ａ
ｍｍａｒ ）及びロジャース（Ｉ（ｌｏｇｅｒｓ ）に
よる’ ＵＭＯ８Ｔｒａｎｓｉｓｔｏｒｓｏｎ Ｓｔ
１１ｃｏｎ ”において周知の異方性エツチング、プラ
ズマ・エツチング又は他の適当な方法によって形成され
る。代替として、それら切欠きは、サブストレートに単
結晶を維持しながら多孔性となるクリコンにより形成し
、このシリコンの形成には構造上の変化を作り出すため
、濃縮されたフッ化水素を与え、局部領域を通して一定
電流を通過させる周知の陽極酸化技術に従って多孔性の
シリコン領域を形成しても良い。か＼る場合、切欠きは
一層早い割合において腐食する。その切欠きにおけるＰ
蒸着は、第１図の線４−４に沿って取られた第４図の構
造を生じさせ、列４の交互に異なる導電型の層７〜１３
などを形成する。
第５図から見られるようは、その列の層間での６０及び
３２のような接合部から拡大する空乏はその狭められた
「オフ」状態を作り出すＱ接合部５０から右方向に拡大
する空乏領域が、点線５４において示されているようは
、接合部３２から左方向に拡大する空乏領域に出合う場
合、チャネル９はピンチ−オフされた状態に置かれる。
３２のような接合部から拡大する空乏はその狭められた
「オフ」状態を作り出すＱ接合部５０から右方向に拡大
する空乏領域が、点線５４において示されているようは
、接合部３２から左方向に拡大する空乏領域に出合う場
合、チャネル９はピンチ−オフされた状態に置かれる。
この「オフ」状態において、電流は、第１図の配向では
水平方向の長手方向に対応する第５図の配向におけるペ
ージに対してチャネル９を通して出入りできない。第５
図における空乏領域の拡大方向は左−右であって、これ
は第１図での水平方向の横方向に対応している。
水平方向の長手方向に対応する第５図の配向におけるペ
ージに対してチャネル９を通して出入りできない。第５
図における空乏領域の拡大方向は左−右であって、これ
は第１図での水平方向の横方向に対応している。
列における層間での接合部に向って減少する空乏領域は
その「オン」状態を作り出す。例えば、第５図において
、点線５６において示されているエワは、埃合部５ ａ
ｌ／ｃ向つて左方向に減少する空乏領域と、そして３
８において示されているようは、接合部３２に向って右
方向に減少する空乏龜域とは、チャネル９を通して幅４
０の伝導領域を形成する０従つて、電流は、第１図での
チャネル’ｒ、 進じて水平方向の長手方向にある第５
図でのページへと又はそこから出て流れることができる
。
その「オン」状態を作り出す。例えば、第５図において
、点線５６において示されているエワは、埃合部５ ａ
ｌ／ｃ向つて左方向に減少する空乏領域と、そして３
８において示されているようは、接合部３２に向って右
方向に減少する空乏龜域とは、チャネル９を通して幅４
０の伝導領域を形成する０従つて、電流は、第１図での
チャネル’ｒ、 進じて水平方向の長手方向にある第５
図でのページへと又はそこから出て流れることができる
。
領域７．９などに対する腐食−Ｐ蒸着処理ステップ中、
付加的な腐食−ＰＮＮ領領域４２４３が、電界形成手段
をドリフト領域２４に生じさせるように形成される。１
つ又はそれ以上のＰ領域４２．４５が、列４と端子１°
２との間でしかもそれらに平行してエピタキシャル・ド
リフト領域Ｊ＠２４の頂面を横切つて水平方向の横方向
に延在している。電界形成手段４２．４３は、列４０層
間でのチャネル接合部の能動領域から隔てられている。
付加的な腐食−ＰＮＮ領領域４２４３が、電界形成手段
をドリフト領域２４に生じさせるように形成される。１
つ又はそれ以上のＰ領域４２．４５が、列４と端子１°
２との間でしかもそれらに平行してエピタキシャル・ド
リフト領域Ｊ＠２４の頂面を横切つて水平方向の横方向
に延在している。電界形成手段４２．４３は、列４０層
間でのチャネル接合部の能動領域から隔てられている。
こうした電界形成領域は、ドリフト領域２４における電
界ラインをまっすぐにし、その電界ラインを変化さぜる
曲率形成部を減少させて、それＫよシ、阻止電圧能力を
増大させる。好ましい形態では電界形成手段は、いづれ
のバイアス源にも結合されていない１つ又はそれ以上の
浮動空乏領域４２．４３によつて与えられる。例えば、
空乏領域４２は下部におけるＰ型サブストレート２６の
１部分に対して垂直方向に対向しており、そして領域４
２とサブストレート２６の垂直方向に対向させている部
分とは、ｎ型ドリフト領域２４において垂直方向に対向
されていて、ドリフト領域におけるその］６ｊでの電界
ラインをまっすぐにさせるための電界形成用１） ２空
乏領域を形成している。
界ラインをまっすぐにし、その電界ラインを変化さぜる
曲率形成部を減少させて、それＫよシ、阻止電圧能力を
増大させる。好ましい形態では電界形成手段は、いづれ
のバイアス源にも結合されていない１つ又はそれ以上の
浮動空乏領域４２．４３によつて与えられる。例えば、
空乏領域４２は下部におけるＰ型サブストレート２６の
１部分に対して垂直方向に対向しており、そして領域４
２とサブストレート２６の垂直方向に対向させている部
分とは、ｎ型ドリフト領域２４において垂直方向に対向
されていて、ドリフト領域におけるその］６ｊでの電界
ラインをまっすぐにさせるための電界形成用１） ２空
乏領域を形成している。
第１図は、負荷４４と交流源４６とを含む変流負荷ライ
ンに接続されたパワーＪＢ″Ｅ’ｌ”２を示している。
ンに接続されたパワーＪＢ″Ｅ’ｌ”２を示している。
「オン」状態において、変流源４６の初めの半サイクル
中、電流は、ＪＰＥＴ２を通して右方向は、すなわち、
負荷４４を通した回路を完成するためは、左側の主端子
Ｔ１から、伝導チャネル７．９，１１．１５及び１５及
びドリフト領域２４とを通して、右側の主端子Ｔ２へと
流れる。変流源４６の他の半サイクルにおいて、電流は
、ＪＦＥ’Ｊ：：２を通して左方向は、すなわち、右側
の主端子Ｔ２から、ドリフト領域２４と伝導チャネル７
．９，１１，１３及び１５とを週して、左側の主端子Ｔ
１へと流れる。
中、電流は、ＪＰＥＴ２を通して右方向は、すなわち、
負荷４４を通した回路を完成するためは、左側の主端子
Ｔ１から、伝導チャネル７．９，１１．１５及び１５及
びドリフト領域２４とを通して、右側の主端子Ｔ２へと
流れる。変流源４６の他の半サイクルにおいて、電流は
、ＪＦＥ’Ｊ：：２を通して左方向は、すなわち、右側
の主端子Ｔ２から、ドリフト領域２４と伝導チャネル７
．９，１１，１３及び１５とを週して、左側の主端子Ｔ
１へと流れる。
好ましい実施例において、Ｊｌ”ＥＴ２は常時［オフ」
の状態にある。第５図において、８及び１０のようなＰ
Ｍからの空乏領域は通常、ゲート端子におけるバイアス
がない場合には、９のようなチャネルがピンチ−オフさ
れるようは、３４の場所において互いに出合うように延
在している。ＪＦＥ’ｌ’２は、ゲート端子（、＋をバ
イアスして、空乏領域を減少させ、電流が主端子Ｔ１と
Ｔ２との間で流れるようは、伝導チャネルを４０のよう
に開放することくよりｒオン」に転換される。ゲート電
圧源４８は主端子Ｔ１に運動されていて、スイッチ５０
がその左側位置にある場合には、相対的忙正のゲートバ
イアスを与える。
の状態にある。第５図において、８及び１０のようなＰ
Ｍからの空乏領域は通常、ゲート端子におけるバイアス
がない場合には、９のようなチャネルがピンチ−オフさ
れるようは、３４の場所において互いに出合うように延
在している。ＪＦＥ’ｌ’２は、ゲート端子（、＋をバ
イアスして、空乏領域を減少させ、電流が主端子Ｔ１と
Ｔ２との間で流れるようは、伝導チャネルを４０のよう
に開放することくよりｒオン」に転換される。ゲート電
圧源４８は主端子Ｔ１に運動されていて、スイッチ５０
がその左側位置にある場合には、相対的忙正のゲートバ
イアスを与える。
従って、；Ｉｆ１５図の接合部５ｏ及び３２は／ＩＥ１
方向にバイアスされ、そして層９における空乏領域は、
幅４０の伝導チャネルを開くようは、それら接合部に向
って減少する。この実施例の１つの形態において、列４
と端子Ｔ２との間におけるドリフト領域２４の水平方向
長さは、約６ｏミクロンである。？のようなｎ型チャネ
ル層の横方向の水平方向幅は、約３，０００〜５，００
０オングストロームである。８のようなｐ ｍの横方向
の水平方向幅は処理に従って任意である。ｎ型領域は、
約１０ 父は１０ 原子／−の濃度を持ち、そしてＰ型
領域の濃度は約１０ 又は１０ 原子／ｃｍ１である。
方向にバイアスされ、そして層９における空乏領域は、
幅４０の伝導チャネルを開くようは、それら接合部に向
って減少する。この実施例の１つの形態において、列４
と端子Ｔ２との間におけるドリフト領域２４の水平方向
長さは、約６ｏミクロンである。？のようなｎ型チャネ
ル層の横方向の水平方向幅は、約３，０００〜５，００
０オングストロームである。８のようなｐ ｍの横方向
の水平方向幅は処理に従って任意である。ｎ型領域は、
約１０ 父は１０ 原子／−の濃度を持ち、そしてＰ型
領域の濃度は約１０ 又は１０ 原子／ｃｍ１である。
代替可能な実施例において、ＪＰＥＴ２は常時「オン」
の状態にある。第５図において、８及び１０のようなＰ
型層からの空乏領域は通常、ゲート・バイアスがない場
合には、チャネル９を４０でもって示されるように伝導
状態に開いたま＼するため、３８及び３６において示さ
れるように互いに部分的にのみ延在してｈ−リ、従って
電流は主端子Ｔ１と′１゛２との間で流れることができ
る。ＪＰＩＦ、Ｔ２は、ゲート端子Ｇをバイアスし、そ
れらの空乏領域を拡張させてそのアヤネルを３４で示さ
れるようにピンチ−オフすなわち閉鎖することによって
「オフ」に転換される。
の状態にある。第５図において、８及び１０のようなＰ
型層からの空乏領域は通常、ゲート・バイアスがない場
合には、チャネル９を４０でもって示されるように伝導
状態に開いたま＼するため、３８及び３６において示さ
れるように互いに部分的にのみ延在してｈ−リ、従って
電流は主端子Ｔ１と′１゛２との間で流れることができ
る。ＪＰＩＦ、Ｔ２は、ゲート端子Ｇをバイアスし、そ
れらの空乏領域を拡張させてそのアヤネルを３４で示さ
れるようにピンチ−オフすなわち閉鎖することによって
「オフ」に転換される。
スイッチ５０がその右位置にあると、相対的に負のゲー
ト・バイアスが適用され、列４における層間での接合部
を逆バイアスする。例えば、従合部３０及び６２につい
ての逆バイアスは、そのチャネルを５４において示すよ
うにピンチ−オフするためは、そこにおける空乏領域を
拡大する。
ト・バイアスが適用され、列４における層間での接合部
を逆バイアスする。例えば、従合部３０及び６２につい
ての逆バイアスは、そのチャネルを５４において示すよ
うにピンチ−オフするためは、そこにおける空乏領域を
拡大する。
第６図を参照するは、１４５２は列４へと垂直に切り込
まれている。溝５２は、Ｖ字状又はＵ字状にあるのが好
ましく、前にも述べた異方性エツチング、プラズマ・エ
ツチング又は他の適当な方法によって形成される。ゲー
ト端子手段は、２／辱５２にあつて、そして列４におけ
るＰノ曽６．８，１０，１２．１４及び１６のような他
の導電型の層に接続されている。ゲート端子手段は、Ｐ
漸６，８，１０，１２．１４及び１６に接触するために
溝５２の内面５６に沿つて延在するＰ）νａ５４のよう
な他の導電型の半導体材料からなる第１のゲート層を含
んでいる。また、ゲート端子手段はゲートＭ５４に接触
しているゲート電極５８を含んでいる。ン１辱５２は、
列４０層６〜１６を横切って水平方向の横方向且つ横断
方向に延在している。
まれている。溝５２は、Ｖ字状又はＵ字状にあるのが好
ましく、前にも述べた異方性エツチング、プラズマ・エ
ツチング又は他の適当な方法によって形成される。ゲー
ト端子手段は、２／辱５２にあつて、そして列４におけ
るＰノ曽６．８，１０，１２．１４及び１６のような他
の導電型の層に接続されている。ゲート端子手段は、Ｐ
漸６，８，１０，１２．１４及び１６に接触するために
溝５２の内面５６に沿つて延在するＰ）νａ５４のよう
な他の導電型の半導体材料からなる第１のゲート層を含
んでいる。また、ゲート端子手段はゲートＭ５４に接触
しているゲート電極５８を含んでいる。ン１辱５２は、
列４０層６〜１６を横切って水平方向の横方向且つ横断
方向に延在している。
Ｐ型ゲート層５４は、列４における７及び９のようなチ
ャネルに沿つて連続し６０及び６２のような複数の界面
接合部を形成している。
ャネルに沿つて連続し６０及び６２のような複数の界面
接合部を形成している。
６０及び６２のような上記接合部は列４の層間における
６０及び６２のような接合部を横断する短絡を防止する
のに十分に大きい順方向電圧降下を持つている。これは
、空乏領域が３０及び３２のような接合部に向って減少
するのを可能にしてその「オン」状態を達成するためは
、３０及び３２のようなチャネル接合部を横断する方向
の十分な電位差を確保している。６０及び６２のような
連接合部を横切りたまたは３０及び６２のようなチャネ
ル接合部を横切りた電圧降下は、前述のキャリヤ饋度に
因り、約０．７が標準であり、これは２層５４に対して
も同様に適用する。
６０及び６２のような接合部を横断する短絡を防止する
のに十分に大きい順方向電圧降下を持つている。これは
、空乏領域が３０及び３２のような接合部に向って減少
するのを可能にしてその「オン」状態を達成するためは
、３０及び３２のようなチャネル接合部を横断する方向
の十分な電位差を確保している。６０及び６２のような
連接合部を横切りたまたは３０及び６２のようなチャネ
ル接合部を横切りた電圧降下は、前述のキャリヤ饋度に
因り、約０．７が標準であり、これは２層５４に対して
も同様に適用する。
左側の主端子手段は、列４におけるチャネル７．９，１
１，１３及び１５に接続された層２４に接触している電
極６４によって与えられる。右側の主端子手段は、列４
におけるチャネル７．９，１１．１５及び１５の右端に
接続された層２４に接触している電極６６によって与え
られる。電極５８．６４及び６６はアルミニウム又はポ
リシリコンから作られるのが好ましいＯ 以上、本発明がその好ましい実施例に基づいて記述され
てはいるが、本発明はそれに限定されるものでなく、当
業者においては、幾多の変更及び修正がその請求の範囲
から逸脱することなく成し得ることは明らかである。
１，１３及び１５に接続された層２４に接触している電
極６４によって与えられる。右側の主端子手段は、列４
におけるチャネル７．９，１１．１５及び１５の右端に
接続された層２４に接触している電極６６によって与え
られる。電極５８．６４及び６６はアルミニウム又はポ
リシリコンから作られるのが好ましいＯ 以上、本発明がその好ましい実施例に基づいて記述され
てはいるが、本発明はそれに限定されるものでなく、当
業者においては、幾多の変更及び修正がその請求の範囲
から逸脱することなく成し得ることは明らかである。
第１図は本発明によつて構成されたパワーＪ Ｆ Ｅ’
Ｉ’構造を示している斜視説明図である。 第２図〜第４図は、第１図の線４−４に沿って見た構造
を形成する遂次的処理ステップを示す断面図である。 第５図は、伝導チャネルと、空乏ピンチ−オフ動作とを
説明するための第４図に対する部分的拡大図である。 第６図は、好ましいゲート端子構造を例示している斜視
説明図である。 Ｇ：ゲート端子手段 ＴＩ、Ｔ２：主端子手段（第１．第２）２：パワーＪＦ
ＥＴ 。 ４：列 ６．８，１０，１２，１４，１６： ノ偕７．９，１
１，１３，１５：テヤネル ２４ニドリフト領域
Ｉ’構造を示している斜視説明図である。 第２図〜第４図は、第１図の線４−４に沿って見た構造
を形成する遂次的処理ステップを示す断面図である。 第５図は、伝導チャネルと、空乏ピンチ−オフ動作とを
説明するための第４図に対する部分的拡大図である。 第６図は、好ましいゲート端子構造を例示している斜視
説明図である。 Ｇ：ゲート端子手段 ＴＩ、Ｔ２：主端子手段（第１．第２）２：パワーＪＦ
ＥＴ 。 ４：列 ６．８，１０，１２，１４，１６： ノ偕７．９，１
１，１３，１５：テヤネル ２４ニドリフト領域
Claims (1)
- 【特許請求の範囲】 １）複数のチャネルを形成する交互に異なる導電型の層
の列を持ち前記チャネルを通して水平方向の長手方向に
双方向電流を伝導する「オン」状態と、水平方向の横方
向の空乏ピンチ−オフに因り、前記チャネルを通して流
れる電流を阻止する「オフ」状態とを持っていることを
特徴とする接合形電界効果トランジスタ。 ２）前記列の前記層は垂直方向および水平方向の長手方
向に延在し、そして層になったものゝ方向は水平方向の
横方向に延在することを特徴とする特許請求の範囲第１
項に記載の接合形電界効果トランジスタ。 ３）前記チャネルは１つの導電型からなり、そして； 前記列における前記チャネルの１端に効果的に連結され
ている第１の主端子手段と； 前記列における前記チャネルの他端に効果的に連結され
ている第２の主端子手段と； 前記列における他の導電型の層に効果的に連結されてい
るゲート端子手段と； 前記層間での接合部から拡張して、ピンチ−オフされた
「オフ」状態を生じさせる空乏領域と；そして 前記層間での接合部に向けて減少して、その「オン」状
態を可能にする空乏領域とを含んでいることを特徴とす
る特許請求の範囲第２項に記載の接合形電界効果トラン
ジスタ。 ４）前記１つの導電型のドリフト領域を、前記第２の主
端子手段と前記列との間に含み、前記第１及び第２の主
端子手段間での電流が、前記チャネル及び前記ドリフト
領域を通して水平方向の長手方向に横断することを特徴
とする特許請求の範囲第５項に記載の接合形電界効果ト
ランジスタ。 ５）前記ドリフト領域は、前記１つの導電型からなる水
平方向の長手方向及び横方向に延在するエピタキシャル
層を前記他の導電型のサブストレート上に含み、交互に
異なる導電型の層の前記列は複数の横方向に整列された
切欠きによって形成され、そこにおいて、前記切欠きは
、前記エピタキシャル層へと下方および該エピタキシャ
ル層を通して前記サブストレートへと延在し、そして前
記エピタキシャル層に前記チャネルを規定している前記
他の導電型の半導体材料を含んでいることを特徴とする
特許請求の範囲第４項に記載の接合形電界効果トランジ
スタ。 ６）前記トランジスタは常時「オフ」状態にあり； 前記列における前記他の導電型の肩からの空乏領域は前
記ゲート端子手段上におけるバイアスがない場合には、
前記チャネルが常時ピンチ−オフされているように、前
記チャネルにおいて互いに出合う方向に常時延在してお
り； 前記トランジスタは、前記ゲート端子手段をバイアスし
て、前記空乏領域を減少させて、電流が前記三端子手段
間で流れるようにその間の前記チャネルを伝導状態に開
くことによってオン状態に転換されることを特徴とする
特許請求の範囲第３項に記載の接合形電界効果トランジ
スタ。 ７）前記トランジスタは常時「オン」状態にあり； 前記列における前記他の導電型の層からの空乏領域は常
時電流が前記主端子手段間で流れるように、その間の前
記チャネルを伝導状態に開いたまゝに残すために互いに
向って部分的にのみ延在しており； 前記トランジスタは、前記ゲート端子手段をバイアスし
て、前記空乏領域を拡大させて前記チャネルをピンチ−
オフすることによってオフ状態に転換されることを特徴
とする特許請求の範囲第５項に記載の接合形電界効果ト
ランジスタ。 ８）電界形成手段が、前記接合部の能動領域から隔てら
れて、前記ドリフト領域に与えられていることを特徴と
する特許請求の範囲第４項に記載の接合形電界効果トラ
ンジスタ。 ９）前記電界形成手段は、前記ドリフト領域における電
界ラインをまっすぐにして、前記電界ラインの傾斜した
曲率の密集を減少させ、それにより阻止電圧能力を増大
させるための前記他の導電型の１つ又はそれ以上の領域
を含んでいることを特徴とする特許請求の範囲第８項に
記載の接合形電界効果トランジスタ。 １０）層になったものゝ方向が水平方向の横方向に延在
するように、垂直方向且つ水平方向の長手方向に延在す
る１つの導電型からなる複数のチャネルを形成する交互
に異なる導電型の層の列を備え、前記トランジスタは前
記チャネルを通して水平方向の長手方向に双方向電流を
伝導する「オン」状態と、水平方向の横方向ピンチ−オ
フに因り、前記チャネルを通して流れる電流を阻止する
「オフ」状態とを持っており；更に、前記列における前
記チャネルの１端に効果的に連結されている第１の主端
子手段と； 前記列における前記チャネルの他端に効果的に連結され
ている第２の主端子手段と； 前記列における他の導電型の層に効果的に連結されてい
るゲート端子手段と； 前記層間での接合部から拡大して、そのピンチ−オフさ
れた「オフ」状態を生じさせる空乏領域と；そして 前記層間での接合部に向って減少して、その「オン」状
態を可能にする空乏領域とを備えていることを特徴とす
る接合形電界効果トランジスタ。 １１）前記１つの導電型の半導体材料からなり、前記第
２の主端子手段と前記列との間で長手方向に延在してそ
れらを分離しているドリフト領域を含み、以って、その
「オン」状態において、電流が前記チャネル及び前記ド
リフト領域を通して水平方向の長手方向に流れることを
特徴とする特許請求の範囲第１０項に記載の接合形電界
効果トランジスタ。 １２）前記他の導電型の電界形成空乏領域が、その間で
の電界ラインを直線的にするために前記ドリフト領域に
垂直状に対向して与えられていることを特徴とする特許
請求の範囲第１１項に記載の接合形電界効果トランジス
タ。 １３）１つの導電型からなる複数のチャネルを形成する
交互に異なる導電型の層の列を備え、前記トランジスタ
は、前記チャネルを通して水平方向の長手方向に双方向
電流を伝導する「オン」状態と、そして水平方向の横方
向の空乏ピンチ−オフに因り、前記チャネルを通して流
れる電流を阻止する「オフ」状態とを持っており；更に
、 前記列へと垂直方向に切り込まれている溝と；前記溝内
にあって、前記列での他の導電型の層に持続されている
ゲート端子手段と； 前記列における前記チャネルの１端に効果的に連結され
ている第１の主端子手段と； 前記列における前記チャネルの他端に効果的に連結され
ている第２の主端子手段と； 前記層間での接合部から拡張して、そのピンチ−オフさ
れた「オフ」状態を生じさせる空乏領域と；そして 前記層間での接合部に向って減少してその「オン」状態
を可能にする空乏領域とを備えていることを特徴とする
接合形電界効果トランジスタ。 １４）前記ゲート端子手段は： 前記他の導電型の半導体材料からなり、前記列における
前記他の導電型の層に接触するために前記溝の内面に沿
って延在するゲート層と；そして 前記ゲート層に接触しているゲート電極とを含んでいる
ことを特徴とする特許請求の範囲第１３項に記載の接合
形電界効果トランジスタ。 １５）前記列の層は垂直方向且つ水平方向の長手方向に
延在し、そして層になったものゝ方向は水平方向の横方
向に延在しており； 前記溝は前記列の層を横切って水平方向の横方向に且つ
横断方向に延在しており； 前記ゲート層は、前記列における前記チャネルに沿って
連続して複数の界面接合部を形成し、前記最後に述べた
接合部は、前記空乏領域が前記接合部に向って減少して
その「オン」状態を達成するために、前記接合部を横切
って十分な電位差を確保するように、前記列の層間での
前記接合部の短絡を防止するのに十分に大きい順方向電
圧降下を持っていることを特徴とする特許請求の範囲第
１４項に記載の接合形電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61843484A | 1984-06-08 | 1984-06-08 | |
| US618434 | 1984-06-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146077A true JPS6146077A (ja) | 1986-03-06 |
Family
ID=24477654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125008A Pending JPS6146077A (ja) | 1984-06-08 | 1985-06-08 | 接合形電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0167810A1 (ja) |
| JP (1) | JPS6146077A (ja) |
| KR (1) | KR860000701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0287658A1 (en) * | 1986-10-27 | 1988-10-26 | Hughes Aircraft Company | Striped-channel transistor and method of forming the same |
| KR920022546A (ko) * | 1991-05-31 | 1992-12-19 | 김광호 | 모오스 트랜지스터의 구조 및 그 제조방법 |
| EP0566183B1 (en) * | 1992-04-14 | 2000-07-26 | Koninklijke Philips Electronics N.V. | Semiconductor device |
| FR2818013B1 (fr) * | 2000-12-13 | 2003-10-17 | St Microelectronics Sa | Transistor a effet de champ a jonction destine a former un limiteur de courant |
| US6503782B2 (en) * | 2001-03-02 | 2003-01-07 | Mississippi State University Research And Technology Corporation (Rtc) | Complementary accumulation-mode JFET integrated circuit topology using wide (>2eV) bandgap semiconductors |
| JP4830213B2 (ja) | 2001-05-08 | 2011-12-07 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| CN110690273B (zh) * | 2019-10-16 | 2021-03-02 | 南京大学 | 横向GaN基增强型结型场效应管器件及其制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1306187A (fr) * | 1960-09-26 | 1962-10-13 | Westinghouse Electric Corp | Transistor unipolaire |
| FR1377330A (fr) * | 1963-07-26 | 1964-11-06 | Perfectionnements aux dispositifs semiconducteurs à effet de champ à canaux multiples intégrés | |
| US3841917A (en) * | 1971-09-06 | 1974-10-15 | Philips Nv | Methods of manufacturing semiconductor devices |
| DE2728532A1 (de) * | 1977-06-24 | 1979-01-11 | Siemens Ag | Sperrschicht-feldeffekttransistor |
| FR2454703B1 (fr) * | 1979-04-21 | 1985-11-15 | Nippon Telegraph & Telephone | Transistor a effet de champ et procede de fabrication |
| GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| US4485392A (en) * | 1981-12-28 | 1984-11-27 | North American Philips Corporation | Lateral junction field effect transistor device |
| JPS59108461A (ja) * | 1982-12-14 | 1984-06-22 | Olympus Optical Co Ltd | 固体撮像装置 |
-
1985
- 1985-06-04 EP EP85106859A patent/EP0167810A1/en not_active Withdrawn
- 1985-06-08 KR KR1019850004036A patent/KR860000701A/ko not_active Application Discontinuation
- 1985-06-08 JP JP60125008A patent/JPS6146077A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0167810A1 (en) | 1986-01-15 |
| KR860000701A (ko) | 1986-01-30 |
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