JPS6146067B2 - - Google Patents
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- JPS6146067B2 JPS6146067B2 JP55111947A JP11194780A JPS6146067B2 JP S6146067 B2 JPS6146067 B2 JP S6146067B2 JP 55111947 A JP55111947 A JP 55111947A JP 11194780 A JP11194780 A JP 11194780A JP S6146067 B2 JPS6146067 B2 JP S6146067B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
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- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
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Description
【発明の詳細な説明】
この発明はプレーナ形サイリスタの製造方法に
係り、特にそのゲートトリガ電流値の制御方法に
関するものである。
係り、特にそのゲートトリガ電流値の制御方法に
関するものである。
一般に、小電流例えば100ｍＡ乃至3A程度の電
流を制御するサイリスタは第１図に示すようなプ
レーナ形の構造をとる場合が多い。このプレーナ
形サイリスタはｎ形シリコン基板１にｐ形エミツ
タ（ｐE）層２およびｐ形ベース（ｐB）層３をホ
ウ素の拡散によつて形成した後に、リンの拡散に
よつてｎ形エミツタ（ｎE）層４を形成するとサ
イリスタの基本構成ができ上る。そして、拡散さ
れずに残つた部分がｎ形ベース（ｎB）層５を形
成する。次に、各pn接合の端縁の露出している
表面には化学蒸着（CVD）などによつて二酸化
シリコン（SiO2）を主成分とする絶縁膜６で被覆
される。そして、ｐE層２側表面には金を蒸着し
て陽極７が形成され、絶縁膜６のｐB層３および
ｎE層４の上に写真製版によつて窓をあけ、絶縁
膜６上全面に上記窓内をも含めてアルミニウムを
蒸着した後に、再度写真製版によつて不要のアル
ミニウムを除去して、それぞれ陰極８およびゲー
ト極９が形成される。
流を制御するサイリスタは第１図に示すようなプ
レーナ形の構造をとる場合が多い。このプレーナ
形サイリスタはｎ形シリコン基板１にｐ形エミツ
タ（ｐE）層２およびｐ形ベース（ｐB）層３をホ
ウ素の拡散によつて形成した後に、リンの拡散に
よつてｎ形エミツタ（ｎE）層４を形成するとサ
イリスタの基本構成ができ上る。そして、拡散さ
れずに残つた部分がｎ形ベース（ｎB）層５を形
成する。次に、各pn接合の端縁の露出している
表面には化学蒸着（CVD）などによつて二酸化
シリコン（SiO2）を主成分とする絶縁膜６で被覆
される。そして、ｐE層２側表面には金を蒸着し
て陽極７が形成され、絶縁膜６のｐB層３および
ｎE層４の上に写真製版によつて窓をあけ、絶縁
膜６上全面に上記窓内をも含めてアルミニウムを
蒸着した後に、再度写真製版によつて不要のアル
ミニウムを除去して、それぞれ陰極８およびゲー
ト極９が形成される。
このようなプレーナ形サイリスタのゲートトリ
ガ電流（以下「ＩGT」という。）は１〜300μＡ程
度であるが、その使用目的に応じて例えば１〜30
μＡのものとか、50〜100μＡのものというよう
に細かく分類して生産される場合が多い。
ガ電流（以下「ＩGT」という。）は１〜300μＡ程
度であるが、その使用目的に応じて例えば１〜30
μＡのものとか、50〜100μＡのものというよう
に細かく分類して生産される場合が多い。
この場合、ＩGTの値を制御する方法としては従
来、第１図におけるｎE層４の拡散深さを調節す
ることによつて電荷注入率γを制御してＩGTの値
を決めるようにしていた。しかし、この方法はメ
サ形構造の場合には有効であるが、すべてのpn
接合の端縁が一方の主表面に露出しているプレー
ナ形サイリスタの場合、その主表面の影響が大き
く、上述の拡散深さを調節する方法を利用して
も、その効果が打消される場合が少くなかつた。
来、第１図におけるｎE層４の拡散深さを調節す
ることによつて電荷注入率γを制御してＩGTの値
を決めるようにしていた。しかし、この方法はメ
サ形構造の場合には有効であるが、すべてのpn
接合の端縁が一方の主表面に露出しているプレー
ナ形サイリスタの場合、その主表面の影響が大き
く、上述の拡散深さを調節する方法を利用して
も、その効果が打消される場合が少くなかつた。
第２図はｐE−ｎB−ｐB−ｎE構造のサイリスタ
のターンオン機構を説明するための２つのトラン
ジスタによる等価回路図である。これは、ｐEｎB
ｐBトランジスタT1とｎBｐBｎEトランジスタT2
とのコレクタが互いに相手のベースに接続され、
一方のコレクタ電流が相手のコレクタ電流を誘起
する正帰還作用を持つことを示している。トラン
ジスタT1，T2の電流増幅率をそれぞれα１、α
２とすると、よく知られているように、（α１＋
α２）＜１のとき陽極電流ＩAが小さく、すなわち
オフ状態を呈し、（α１＋α２）が１に近づくと
陽極電流ＩAが増大、すなわちオン状態を呈する
ものである。このときゲート電流ＩGを増すこと
によつても（α１＋α２）が増大するが、（α１
＋α２）≧１の状態にする最小のＩGをＩGTと決め
ている。
のターンオン機構を説明するための２つのトラン
ジスタによる等価回路図である。これは、ｐEｎB
ｐBトランジスタT1とｎBｐBｎEトランジスタT2
とのコレクタが互いに相手のベースに接続され、
一方のコレクタ電流が相手のコレクタ電流を誘起
する正帰還作用を持つことを示している。トラン
ジスタT1，T2の電流増幅率をそれぞれα１、α
２とすると、よく知られているように、（α１＋
α２）＜１のとき陽極電流ＩAが小さく、すなわち
オフ状態を呈し、（α１＋α２）が１に近づくと
陽極電流ＩAが増大、すなわちオン状態を呈する
ものである。このときゲート電流ＩGを増すこと
によつても（α１＋α２）が増大するが、（α１
＋α２）≧１の状態にする最小のＩGをＩGTと決め
ている。
そして、この電流増幅率αは各不純物領域の濃
度分布、ベース幅およびベース層中のキヤリア寿
命と強い相関を示し、例えば、ベース幅が狭いと
か、不純物濃度が高いとαは大きくなることが理
論的に判つており、特に、ｐB層３の形成方法に
大きく依存する傾向がある。
度分布、ベース幅およびベース層中のキヤリア寿
命と強い相関を示し、例えば、ベース幅が狭いと
か、不純物濃度が高いとαは大きくなることが理
論的に判つており、特に、ｐB層３の形成方法に
大きく依存する傾向がある。
さて、第１図に示した構成において、SiO2膜
６は製造工程中の雰囲気、取扱い者人体、洗浄
水、ガラス容器などからナトリウムイオン
（Na+）を代表とするアルカリ汚染を受け易く、更
に、CVD法によるSiO2膜では酸素空位や酸化膜
中のSiの水素結合によつても、多分にプラス電荷
を持つており、この表面電荷密度は熱酸化膜では
0.2〜５×1011cm-2、CVD酸化膜では10〜100×
1011cm-2である。従つて、SiO2膜６の直下の半導
体層の表面はｐ形の場合は正孔の涸渇によつて
p-形化または反転してｎ形化し易く、ｎ形の場
合は電子の蓄積のためにn+形気味になり易く、
このためにサイリスタのＩGT値を変化させる一因
をなしている。そして、この現象はその後の酸素
雰囲気中での熱処理によつて大幅に緩和される。
６は製造工程中の雰囲気、取扱い者人体、洗浄
水、ガラス容器などからナトリウムイオン
（Na+）を代表とするアルカリ汚染を受け易く、更
に、CVD法によるSiO2膜では酸素空位や酸化膜
中のSiの水素結合によつても、多分にプラス電荷
を持つており、この表面電荷密度は熱酸化膜では
0.2〜５×1011cm-2、CVD酸化膜では10〜100×
1011cm-2である。従つて、SiO2膜６の直下の半導
体層の表面はｐ形の場合は正孔の涸渇によつて
p-形化または反転してｎ形化し易く、ｎ形の場
合は電子の蓄積のためにn+形気味になり易く、
このためにサイリスタのＩGT値を変化させる一因
をなしている。そして、この現象はその後の酸素
雰囲気中での熱処理によつて大幅に緩和される。
この発明は上述の表面電荷密度を酸素雰囲気中
で加熱して制御することによつて、サイリスタの
ＩGTを所望値に設定する方法を提供することを目
的としている。
で加熱して制御することによつて、サイリスタの
ＩGTを所望値に設定する方法を提供することを目
的としている。
以下、実施例について説明する。まず、所定の
拡散工程を終えたサイリスタ基板１にCVD法に
よりSiO2膜６を18000〜20000Åになるように積
載する。次に、900℃の炉中に入れ酸素気流を３
／分流し、10分間焼成したのち、この炉の電源
を切つて、窒素気流３／分中で自然放冷を行つ
た。この場合の冷却速度は炉の種類によつても変
動するが、概ね２〜４℃／分である。
拡散工程を終えたサイリスタ基板１にCVD法に
よりSiO2膜６を18000〜20000Åになるように積
載する。次に、900℃の炉中に入れ酸素気流を３
／分流し、10分間焼成したのち、この炉の電源
を切つて、窒素気流３／分中で自然放冷を行つ
た。この場合の冷却速度は炉の種類によつても変
動するが、概ね２〜４℃／分である。
この状態でCVD SiO2膜６は十分焼き締められ
十分な信頼性をもつが、この場合のＩGTの分布は
ｎ形基板の比抵抗が10Ω・cmチツプ・サイズが
0.8mm×0.8mmのもので80×140μＡであり、表面
電荷密度は３〜６×1011cm-2であつた。この素子
を使用電気回路に合わせてＩGTの分布が20〜60μ
Ａのものが所望の場合、再び基板１を酸素または
窒素気流中で900℃で10分間加熱し、窒素気流中
にしたのち、自動ボートローダーで50℃／分の割
合で基板１を炉から引出すことによつて得られ
た。この場合の表面電荷密度は１〜３×1011cm-2
であつた。
十分な信頼性をもつが、この場合のＩGTの分布は
ｎ形基板の比抵抗が10Ω・cmチツプ・サイズが
0.8mm×0.8mmのもので80×140μＡであり、表面
電荷密度は３〜６×1011cm-2であつた。この素子
を使用電気回路に合わせてＩGTの分布が20〜60μ
Ａのものが所望の場合、再び基板１を酸素または
窒素気流中で900℃で10分間加熱し、窒素気流中
にしたのち、自動ボートローダーで50℃／分の割
合で基板１を炉から引出すことによつて得られ
た。この場合の表面電荷密度は１〜３×1011cm-2
であつた。
第３図はSiO2膜６中での表面電荷密度の影響
を説明するための模式部分断面図で、図Ａは表面
電荷密度が３〜６×1011cm-2のもの、図Ｂは表面
電荷密度が１〜３×1011cm-2の場合を示す。図Ａ
の場合は比較的正電荷が多く、この例ではｐE層
２の不純物表面濃度109cm-3に比してｐB層３の不
純物表面濃度は1017cm-3と低いので、ｎBｐBｎE
トランジスタT2の部分においてｐB層３の表面に
おける多数キヤリヤ正孔が涸渇気味となり、前述
のα２が低下する結果、ＩGT値が増大している。
これに比して、図Ｂの場合は表面電荷密度が小さ
いので、ｐB層３の表面における多数キヤリヤ正
孔は比較的蓄積気味となり、ｎBｐBｎBトランジ
スタT2のα２が増大する結果として、サイリス
タのＩGTの値は低下する。
を説明するための模式部分断面図で、図Ａは表面
電荷密度が３〜６×1011cm-2のもの、図Ｂは表面
電荷密度が１〜３×1011cm-2の場合を示す。図Ａ
の場合は比較的正電荷が多く、この例ではｐE層
２の不純物表面濃度109cm-3に比してｐB層３の不
純物表面濃度は1017cm-3と低いので、ｎBｐBｎE
トランジスタT2の部分においてｐB層３の表面に
おける多数キヤリヤ正孔が涸渇気味となり、前述
のα２が低下する結果、ＩGT値が増大している。
これに比して、図Ｂの場合は表面電荷密度が小さ
いので、ｐB層３の表面における多数キヤリヤ正
孔は比較的蓄積気味となり、ｎBｐBｎBトランジ
スタT2のα２が増大する結果として、サイリス
タのＩGTの値は低下する。
第４図は初回の酸素中で焼成したものに対する
第２回目の焼成後の冷却速度とＩGT値分布との関
係を示す一実験結果を示す図である。この実験結
果から見ると、20℃／分以下の冷却速度では表面
電荷密度の変化が乏しく、従つてＩGT値の分布の
制御もし難く、逆に200℃／分以上の冷却速度で
はｎB層５の表面の多数キヤリヤ電子が涸渇気味
となつて、ｐEｎBｐBトランジスタT1のα１を増
大させ反つてＩGTを増大させるばかりか、ｎB層
５表面の多数キヤリヤの涸渇によつて空乏層が広
がり過ぎて、逆電圧印加時にパンチスルー現象を
起した。従つて、２回目の酸素中焼成後の冷却速
度は20〜200℃／分が実用制御範囲である。
第２回目の焼成後の冷却速度とＩGT値分布との関
係を示す一実験結果を示す図である。この実験結
果から見ると、20℃／分以下の冷却速度では表面
電荷密度の変化が乏しく、従つてＩGT値の分布の
制御もし難く、逆に200℃／分以上の冷却速度で
はｎB層５の表面の多数キヤリヤ電子が涸渇気味
となつて、ｐEｎBｐBトランジスタT1のα１を増
大させ反つてＩGTを増大させるばかりか、ｎB層
５表面の多数キヤリヤの涸渇によつて空乏層が広
がり過ぎて、逆電圧印加時にパンチスルー現象を
起した。従つて、２回目の酸素中焼成後の冷却速
度は20〜200℃／分が実用制御範囲である。
なお、この発明の要点は表面電荷密度の熱履歴
による制御であるので、あらかじめSiO2膜は
CVD法によるもののような表面電荷密度の大き
いものを用いる必要がある。勿論、CVD SiO2膜
を熱酸化膜その他の膜と併設したものを用いても
同様の効果がある。また、酸素中の焼成温度は
800〜1000℃が適当であつた。
による制御であるので、あらかじめSiO2膜は
CVD法によるもののような表面電荷密度の大き
いものを用いる必要がある。勿論、CVD SiO2膜
を熱酸化膜その他の膜と併設したものを用いても
同様の効果がある。また、酸素中の焼成温度は
800〜1000℃が適当であつた。
以上詳述したように、この発明ではプレーナ形
サイリスタシリコンチツプの接合端縁の露出した
主面上に、少なくともその一部がCVD法で形成
されたSiO2膜を形成し、その上でまず酸素気流
中で800〜1000℃の温度に加熱し、これを窒素気
流中で２〜４℃／分の割合で徐冷して通常の焼き
締めを行つたものを、更に酸素または窒素気流中
で800〜1000℃の温度に加熱し、再び窒素気流中
で冷却する冷却速度を20〜200℃の範囲で選択し
てサイリスタのゲートトリガ電流ＩGTを所望値に
設定するようにしたので、確実かつ容易にＩGT値
を制御できる。
サイリスタシリコンチツプの接合端縁の露出した
主面上に、少なくともその一部がCVD法で形成
されたSiO2膜を形成し、その上でまず酸素気流
中で800〜1000℃の温度に加熱し、これを窒素気
流中で２〜４℃／分の割合で徐冷して通常の焼き
締めを行つたものを、更に酸素または窒素気流中
で800〜1000℃の温度に加熱し、再び窒素気流中
で冷却する冷却速度を20〜200℃の範囲で選択し
てサイリスタのゲートトリガ電流ＩGTを所望値に
設定するようにしたので、確実かつ容易にＩGT値
を制御できる。
第１図はプレーナ形サイリスタの構造を示す断
面図、第２図はｐBｎBｐBｎE構造のサイリスタの
ターンオン機構を説明するための２つのトランジ
スタによる等価回路図、第３図はSiO2膜中での
表面電荷密度の影響を説明するための模式部分断
面図で、図Ａは表面電荷密度が大きい場合、図Ｂ
は表面電荷密度の小さい場合を示す。第４図は初
回の酸素中焼成したものに対する第２回目の焼成
後の冷却速度とＩGT値分布との関係を示す一実験
結果を示す図である。 図において、１はシリコン基体、２はｐE層、
３はｐB層、４はｎE層、５はｎB層、６は二酸化
シリコン膜である。なお、図中同一符号は同一ま
たは相当部分を示す。
面図、第２図はｐBｎBｐBｎE構造のサイリスタの
ターンオン機構を説明するための２つのトランジ
スタによる等価回路図、第３図はSiO2膜中での
表面電荷密度の影響を説明するための模式部分断
面図で、図Ａは表面電荷密度が大きい場合、図Ｂ
は表面電荷密度の小さい場合を示す。第４図は初
回の酸素中焼成したものに対する第２回目の焼成
後の冷却速度とＩGT値分布との関係を示す一実験
結果を示す図である。 図において、１はシリコン基体、２はｐE層、
３はｐB層、４はｎE層、５はｎB層、６は二酸化
シリコン膜である。なお、図中同一符号は同一ま
たは相当部分を示す。
Claims (1)
- １ pnpn接合構造を有し、すべての上記接合面
の端縁が一方の主面に露出したシリコン基体の上
記主面上を少なくともその一部が化学蒸着
（CVD）法で形成された二酸化シリコン膜で被覆
したのち、上記二酸化シリコン膜を被覆したシリ
コン基体を酸素気流中で800〜1000℃の温度に加
熱し、これを窒素気流中で２〜４℃／分の割合で
徐冷し、更に酸素または窒素気流中で800〜1000
℃の温度に加熱し、再び窒素気流中で20〜200
℃／分の所定割合で比較的速やかに冷却して、所
望のゲートトリガ電流値を有するプレーナ形サイ
リスタを得ることを特徴とするプレーナ形サイリ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194780A JPS5735373A (en) | 1980-08-11 | 1980-08-11 | Manufacture of planar type thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194780A JPS5735373A (en) | 1980-08-11 | 1980-08-11 | Manufacture of planar type thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735373A JPS5735373A (en) | 1982-02-25 |
| JPS6146067B2 true JPS6146067B2 (ja) | 1986-10-11 |
Family
ID=14574128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11194780A Granted JPS5735373A (en) | 1980-08-11 | 1980-08-11 | Manufacture of planar type thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10727307B2 (en) | 2016-01-05 | 2020-07-28 | Boe Technology Group Co., Ltd. | Display substrate and fabrication method thereof, and display device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169142A (ja) * | 1984-02-10 | 1985-09-02 | Sony Corp | 半導体装置の製造方法 |
| JPH03225959A (ja) * | 1990-01-31 | 1991-10-04 | Sharp Corp | 固体撮像素子の製造方法 |
| CN103700591B (zh) * | 2013-12-26 | 2016-03-16 | 鞍山市华辰电力器件有限公司 | 采用烧结工艺制造高压大功率晶闸管的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339744A (en) * | 1976-09-24 | 1978-04-11 | Keihoku Seiki Seisakushiyo Yuu | Long film mount and file sheet |
-
1980
- 1980-08-11 JP JP11194780A patent/JPS5735373A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339744A (en) * | 1976-09-24 | 1978-04-11 | Keihoku Seiki Seisakushiyo Yuu | Long film mount and file sheet |
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| US10727307B2 (en) | 2016-01-05 | 2020-07-28 | Boe Technology Group Co., Ltd. | Display substrate and fabrication method thereof, and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735373A (en) | 1982-02-25 |
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