JPS5916416B2 - サイリスタ - Google Patents

Description

【発明の詳細な説明】 本発明は阻止特性と動特性の優れたサイリスタに関する
。

・５−般にサイリスタは、隣接する層間にｐｎ接合を形
成するように交互に導電性の異なる連続したｐｎｐｎの
４層構造を有する半導体基体と、半導体基体の両外側の
ｐ層及びｎ層に低抵抗接触した２個の主電極と、半導体
基体の中間のｐ層あるいはｎ層のどちらか一方に接続し
たゲート電極とを具備している。

この種のサイリスタは主電極間に通常順方向耐圧又は順
方向阻止電圧と呼ばれる限界電圧以下の順方向電圧（ア
ノードをブラス、カソードをマイナスとする方向）を印
加した場合に順阻止状態（非導通状態）を保ち、逆に通
常逆方向耐圧と呼ばれる限界電圧以下の逆方向電圧（ア
ノードをマイナス、カソードをプラスとする方向）を印
加した場合に逆阻止状態を保つ。このサイリスタを導通
状態に導くには、主電極間に順方向に電圧を印加し、主
電極のいずれかとゲート電極との間に電流を流すことに
よるのが普通である。導通状態における主電極間の電位
差をオン状態電圧といい、サイリスタの性能を示す重要
な量のひとつである。導通状態にあるサイリスタを再び
順阻止状態に導くには主としてふたつの方法がある。一
つは導通状態にあるサイリスタに一定期間適当な値の逆
方向電圧を印加する方法で回路転流ターンオフと呼ばれ
る。もう一つは導通状態にあるサイリスタのゲートを逆
バイアスしてベース中から過剰キヤリヤを引き抜いてタ
ーンオフする方式でゲートターンオフと呼ばれる。サイ
リスタが順阻止状態を保持できるようになる迄の時間を
ターンオフタイムという。以上述べてきた順逆耐圧、オ
ン状態電圧、ターンオフタイムはサイリスタの性能を示
すパラメータで、一般にひとつのパラメータを改善する
と他のパラメータが低下するといつた相反関係にある。
従つて従来の構造では順逆耐圧が高く、かつオン状態電
圧が低く、しかもターンオフタイムが短いサイリスタを
得ることは困難であつた。本発明者らは先に一方のエミ
ツタ層の単位面積当りの不純物量とベース層の合計厚さ
とを特定することによりオン状態電圧を飛躍的に低減さ
せた新規なサイリスタを提案した（特願昭５０−１０５
９８９参照）。このサイリスタはその後の実験により期
待された通りターンオフタイムも十分短いことが確認さ
れた。しかし逆方向耐圧が往往にして低いという欠点が
あつた。もちろんこのサイリスタを直流回路で使用する
限りにおいては逆方向酎圧は不要なので上記の欠点は何
ら問題にならない。しかし交流回路で使用する場合には
このサイリスタに直列にダイオードを接続する必要があ
り、このサイリスタの特徴を損うので、前記の特徴を有
しかつ逆方向耐圧の高いサイリスタが強く望まれていた
。本発明は、かかる要望にこたえるべくなされたもので
あつて、その目的とするところは前記したような低いオ
ン状態電圧及び短いターンオフタイムを有する型のサイ
リスタにおいて、その逆方向耐圧を順方向耐圧程度にま
で増大させるための新規な接合構造を提供することにあ
る。

前述した型のサイリスタにおいては、一方のエミツタ層
における単位面積当りの不純物量が、他方のエミツタ層
におけるそれより小さく且つ３×１０ａｔ０ｍｓ／Ｃｄ
より小さくしかもサイリスタ動作を行うに必要な最小値
以上であるように特定されるとともに、ベース層の合計
厚さが４００μｍ以下になるように定められる。

本発明の教示によれば、この型のサイリスタにおいて、
前記一方のエミツタ層が、ベース層に隣接する比較的低
不純物濃度の第１の層部分と、この第１層部分に隣接す
る第２の層部分とにより構成され、この第１層部分の不
純物濃度はサイリスタが導通状態にあるときの該第１層
部分でのキヤリヤ濃度より小さくなるように選定される
。このようにすると、一方のエミツタ層における第１層
部分はサイリスタの導通時にはベース層の一部分として
作用するとともに、サイリスタの逆阻止状態では隣接す
る逆バイアスＰｎ接合からの空乏層の広がりを助ける作
用をする。このため、オン状態電圧低減の効果並びにタ
ーンオフタイム短縮の効果をそれほど犠牲にすることな
く逆方向耐圧を高くすることができる逆方向耐圧を順方
向阻止電圧なみに高くするには、前記一方のエミツタ層
における第１層部分の厚さをそれ相当に大きくすればよ
く、また第１層部分が実質的にベース層の一部分として
作用することから生ずるオン状態電圧やターンオフタイ
ムの増大をおさえるには第１層部分の厚さ分だけ本来の
ベース層の合計厚さを小さくすればよぃ。

さらに前記一方のエミツタ層における第２層部分の単位
面積当りの不純物量を２Ｘ１０ａｔ０ｍｓ／Ｃｄより小
さく定めると、この不純物量がばらつくことから生ずる
オン状態電圧のばらつきを殆んどなくすことができ、製
造歩留りの向上にとつて有益である。本発明の上記並び
にその他の目的、特徴及び利点は以下添付図面を参照し
てなされる説明により一層明らかなものになるであろう
。

最初本発明の理解を容易にするため、第１図を参照し、
本発明の対象となる特定の型のサイリスタでオン状態電
圧が低減できる理由を述べる。

第１図は導通状態にあるサイリスタ内部のキヤリヤ分布
を模式的に示したものである。図でｈは正孔、ｅは電子
を表わす。ｐエミツタ層Ｐｌ，ｎエミツタ層Ｎ２の多数
キヤリヤ濃度はそれぞれ該層の不純物濃度にほぼ等しい
。

またｎベース層Ｎｌ，ｐベース層Ｐ２では両側のエミツ
タ層からキヤリヤが注入されるためキヤリヤ濃度が該層
における不純物濃度よりも高くなり、中性条件から電子
濃度と正孔濃度が等しくなる。第１図を用いてｐエミツ
ン層Ｐ１の不純物濃度Ｎ１とｐエミツタ層Ｐ１の厚さ？
１との積で表わされるｐエミツタ層Ｐ１の単位面積当り
の不純物量Ｑを小さくすることによりサイリスタの順電
圧降下を低くできることを説明する。

まずｐエミツタ層Ｐ１の不純物濃度Ｎ１を下げれば第１
図ａのようにｐエミツタ層Ｐ１の正孔濃度が減るから注
入キヤリヤ量も減つてサイリスタ内部のキヤリヤ分布は
実線から点線のように変わる。このため接合Ｊ１に印加
される電圧は低くなる。第１図ｂは半導体基体の一方の
表面ＦｌＯをＦｌｌに移動させてｐエミツタ層Ｐ１の厚
さＷ１を薄くした場合を示す。電流密度を一定にしてお
けば少数キヤリヤ濃度の傾きは変らないから、Ｗ１を小
さくするとｐエミツタ層Ｐ１のＰｎ接合Ｊ１端における
電子濃度は減少しそれに伴つてベース層への注入キヤリ
ャも減少して第１図ｂの実線は点線のように変化する。
こうして接合Ｊ１に印加される電圧は低くなる。このよ
うにｐエミツタ層Ｐ１の不純物濃度または厚さを小さく
することにより接合印加電圧を低くすることができる。
ところでｐエミツタ層Ｐ１の単位面積当りの不純物量Ｑ
はｐエミツタ層Ｐ１の不純物濃度と厚さの積であるから
Ｑを小さくすれば接合印加電圧を低くすることができる
。一方Ｑを小さくすればベース層に注入されるキャリヤ
量が減るからベース層での電圧降下が大きくなる。しか
しｎエミツタ層Ｎ２の不純物量を従来のサイリスタと同
程度に多くしておけばｎエミツタ層Ｎ２からのキャリヤ
注入が十分起るからｐエミッタ層Ｐ１からのキヤリヤ注
入量が減つても上記ベース層での電圧降下はあまり大き
くならない。実際、本発明者らはベース層の厚さがある
限度以下であればＱを小さくすることによる接合印加電
圧の下がり方がベース層での電圧降下の上がり方よりも
大きく結果としてサイリスタのオン状態電圧が低くなる
ことを見出した。さらに、この場合のオン状態電圧は原
則的には、ｐエミツタ層Ｐ１の不純物量及びｎエミツタ
層Ｎ２の不純物量によつてきまるが、ｎエミツタ層Ｎ２
の不純物量が十分多ければｎエミツタ層Ｎ２の不純物量
に依らない。これは、ｎエミツタ層Ｎ２の不純物量が十
分多くてｎエミツタ層Ｎ２の注人効率は大きいのに反し
ｐエミツタ層Ｐ１の注入効率が小さいために注入キャリ
ヤの量がｐエミツタ層Ｐ１の不純物量により制御される
ためである。以上ｐエミッタ層Ｐ１の不純物量を少くす
る例を説明したが、逆にｎエミツタ層Ｎ２の不純物量を
少くしても全く同じ効果が得られる。

次に数値限定の根拠につき説明する。

本発明者らの実験によれば、ｐベース層およびｎベース
層の厚さの和をパラメータとした場合、一方のエミツタ
層の単位面積当りの不純物量Ｑ（ＡｔＯｍｓ／Ｃｄ）と
オン状態電圧ＶＴ（Ｖ）との間に第２図に示す関係があ
ることが明らかとなつた。第２図によれば、エミツタ層
の単位面積当りの不純物量Ｑを少なくしてゆくと、ｎベ
ース層およびｐベース層の厚さの和が４００μｍ以下で
あれば、Ｑがある値以下になるとオン状態電圧ＶＴが減
少しはじめ、さらにＱを減少するとＶＴはト定になるこ
とがわかる。Ｑを小さくしたとき本発明の効果が現われ
るＱの値はベース層の厚さが１００μｍでは３Ｘ１０ａ
ｔ０ｍｓ／Ｃｄ，２ＯＯμｍでは５×１０ａｔ０ｍｓ１
／Ｃｒｌｌ，３ＯＯｔｔｍでは１×１０ａｔ０ｍｓ／／
Ｃｄ，４ＯＯμｍでは３×１０ａｔ０ｍｓ／Ｃｄ以下で
ある。したがつて、ベース層の厚さを４００μｍ以下、
Ｑの値を３×１０ａｔ０ｍｓ／Ｃｄ以下とすればいずれ
の場合にも本発明の効果を奏するサイリスタを得ること
ができるのである。また、Ｑが２×１０ａｔ０ｍｓ／Ｃ
ｄ以下になると接合印加電圧の低下とベース層での電圧
降下の増加が略打消し合つてＶＴがあまりＱに依存しな
くなる。このような範囲のＱでサイリスタを製作する場
合には、Ｑが製造工程で多少変動してもＶＴがほとんど
変化しないから、サイリスタの特性の再現性が向上し、
歩留りが良くなるという効果がある。したがつて、Ｑは
２×１０ａｔ０ｍｖ／ｉ以下にすることが望ましい。と
ころでＱの値を極端に小さくするとサイリスタは導通状
態に移行せずスイツチング素子としての役割を果さなく
なるため、サイリスタとしての機能を果す範囲内にＱの
最小値を設定する必要がある。Ｑの最小値は隣接するベ
ース層のシート抵抗に依存し、ｎベース層の不純物濃度
が１．３Ｘ１０ａｔ０ｍｓｒの場合ｐエミツタ層のＱの
最小値は６×１０ａｔ０ｍＳ／Ｃｒ！１１５Ｘ１０ａｔ
０ｍｓ／ｄの場合２ｘ１０ａｔ０ｍｓｒである。第２図
は他方のエミツタ層（ｎエミツタ層）の単位面積当りの
不純物量Ｑが４×１０１６ａｔ０ｍｓ／Ｃｄの場合の結
果であるが、この他方のエミツタ層のＱを変えてもその
値が４×１０ａｔ０ｍｓ／ｄ以上であれば、一方のエミ
ツタ層（ｐエミツタ層）のＱが１×１０ａｔ０ｍｓ／ｄ
以上におけるオン状態電圧ＶＴが変わるだけで、本発明
の範囲におぃてはＶＴに何ら影響を与えないことも確認
した。

本発明の構造のサイリスタにすれば、導通状態における
ベース層内のキヤリヤ濃度が通常の構造のサイリスタに
くらべて第１図の点線のように低くなつているために、
本発明サイリスタのターンオフタイムは通常のサイリス
タにくらべて短いという利点も合わせ有する。これは定
性的には次のように説明される。回路転流ターンオフ方
式によつてターンオフさせる場合を考える。導通状態に
あるサイリスタをターンオフするために逆方向に電圧を
印加すると、ベース層のキヤリヤは最初は外部電界によ
り引き抜かれ、次にエミツタ接合が回復するに及んでベ
ース層のキヤリヤはベース層の少数キヤリャライフタイ
ムに従つてその濃度が減少し、キヤリヤ濃度があるレベ
ル迄低下するに要する時間がターンオフタイムである。
したがつて少数キヤリヤライフタイムを一定にしても、
導通状態におけるキヤリヤ濃度の低い方がターンオフタ
イムが短い。以上の説明によつてＰｎｐｎの４層構造を
有するサイリスタのオン状態電圧を低くし、かつターン
オフタイムを短かくするための本発明の必須要件のひと
つが明らかになつた。

つぎに本発明者らは第３図の如く、一方のエミツタ層Ｐ
１をｐ型層Ｐｌｌとそれに隣接しそれより低い不純物濃
度のｐ型層Ｐｌ２とに分けた構造について研究した。ｐ
型層Ｐｌ２の不純物濃度をこのサイリスタが導通状態の
ときの該層Ｐｌ２におけるキヤリヤ濃度より低く設定す
ると、このサイリスタの導通状態において、ｐ型層Ｐｌ
。はｐエミツタとして動作せずｎベースと同じように見
なされることが判明した。この事実よりｐ型層Ｐｌｌを
前述の条件すなわち単位面積当りの不純物量を３Ｘ１０
ａｔ０ｍｓ／ｃ＃ｆより少なくし、ｐ型層Ｐ．ｌ２の不
純物濃度を導通状態でのキヤリヤ濃度より低くしたサイ
リスタはｎベース層ｎ１とｐベース層Ｐ２の厚さおよび
ｐ型層Ｐｌ２の厚さの和が４００μｍ以下であれば前に
述べたのと全く同じ機構により、オン状態電圧が低くか
つターンオフタイムが短かいことが理解されるであろう
。つぎに第３図の構造のサイリスタの逆阻止状態を考察
する。この場合、電圧を阻止する接合はｐエミツタ層Ｐ
１とｎベース層ｎ１の間の接合Ｊ１とｎエミツタ層Ｎ２
とｐベース層Ｐ２の間の接合Ｊ３のふたつがあるが、通
常、接合Ｊ３の逆耐圧は１０Ｖ程度と低く大部分の電圧
は接合Ｊ１に印加される。この阻止状態では前述の導通
状態においてｎベース層と同様に見なされたｐ型層Ｐｌ
２は本来のｐ型領域として作用し接合Ｊ１の両側に空乏
層が形成される。この空乏層内の電界強度は接合Ｊ１の
付近が最大であるが、ｐ型層Ｐｌ２の不純物濃度が低い
ためにこの付近の電界強度を弱めることが可能である。
ｐ型層Ｐｌ２の厚さはこのサイリスタが阻止すべき電圧
ＶｌＲを印加したときにｐエミツタ層Ｐ１に拡がる空乏
層の幅よりやや厚くすれば十分である。なおこの幅はｐ
型層Ｐｌ２の不純物濃度と阻止すべき電圧とに依存する
量であることは自明である。以上、ｐ型層Ｐｌ２を設け
てその不純物濃度や厚さを上述の如く設定すれば、阻止
特性、動特性の共に優れたサイリスタを得ることができ
る。以下本発明を実施例により詳細に説明する。

第４図は本発明サイリスタの第１の実施例を示す概略断
面図で、１はｐ型層Ｐｌｌ，Ｐｌ２から成るｐエミツタ
層Ｐｌ，ｎベース層Ｎｌ，ｐベース層Ｐ２及びｎエミツ
タ層Ｎ２の連続した５層から成る半導体基体、２はｐエ
ミツタ層Ｐ１に多結晶シリコン層３を介して低抵抗接触
したアノード電極、４はｎエミツタ層Ｎ２に低抵抗接触
したカソード電極、５はｐベース層Ｐ２に接触したゲー
ト電極である。このサイリスタは次のようなプロセスで
製作した。フローテイング・ゾーン法で精製した抵抗率
約４０Ω・？、厚さ約２３０μＭｆ）ｎ型シリコン単結
晶を出発材料とする。このシリコン板をアルミニウムと
共に石英管中に挿入して真空に封じて１１００℃で約１
０時間熱処理し、シリコン表面に高濃度で薄ぃｐ型層を
形成する。シリコン板を石英管から取り出してシリコン
表面を公知の方法、例えばエツチングにより適当な厚さ
で除去してシート抵抗ρＳ２２ＯΩ／口にし、しかる後
１２５０℃で約５時間ドライブイン拡散してｐベース層
Ｐ２（表面不純物濃度約１０ａｔ０ｍｓ／Ｃｄ）とそれ
と反対側にｐ型層を形成する。上記ｐ型層を公知の方法
例えばエツチングにより所定の厚さ（約２０ｔｔｍ）迄
除去してｐ型層Ｐｌ．（不純物のピーク濃度約１０ａｔ
０ｍｓ／ｄ）を形成する。シリコン表面に公知の方法例
えばＣＶＤ法によりシリコン酸化膜を被覆する。ｐベー
ス層Ｐ２の表面のシリコン酸化膜を公知のホトエツチン
グ技術を用いて部分的に除去しその部分にＰＯｃｔ３を
ソースとしてリンを１１００℃で約３０分間デポジシヨ
ンする。この工程中にできたリンガラスを弗化水素酸で
除去した後１２００℃で約７時間ドライブイン拡散して
６．８Ｘ１０ａｔ０ｍｓ／Ｃｗｌｆ）ｎエミツタ層Ｎ２
を形成する。シリコン表面にシリコン酸化膜を被覆後、
ｐベース層Ｐ２の表面のシリコン酸化膜を公知のホトエ
ツチング技術を用いて部分的に除去しその部分にＢＮを
ソースとしてボロンを１１００℃で約３０分間拡散する
。このボロン拡散工程により、ｐベース層Ｐ２の表面に
おけるゲート電極５を形成しようとする部分の表面不純
物濃度を高めて、該ゲート電極５とｐベース層Ｐ２との
間の低抵抗接触を良好にしておく。以上でＮ２ｐ２ｎｌ
ｐｌ２構造ができる。各層の厚さはｎエミツタ層Ｎ２が
１５μＭ，．ｐベース層Ｐ２が３０μＭ．ｎベース層ｎ
１が１５０１ｔｍ、ｐ型層Ｐｌ２が２５μｍであつた。
最後にｐ型層Ｐｌ２の表面にボロンを含んだ多結晶シリ
コン層３を気相成長させる。シリコンのソースはトリク
ロルシランであり、ボロンのソースはジボランである。
成長温度を９５０℃とし２５分間水素雰囲気中で２６μ
ｍの多結晶を成長させる。この工程中に単結晶中にボロ
ンが拡散されてｐ型層Ｐｌｌが形成される。ｐ型層Ｐｌ
ｌの不純物量は単位面積当り２．６×１０ａｔ０ｍｓ／
Ｃｒｌｉであつた。しかる後、アノード電極２、カソー
ド電極４、ゲート電極５を形成した。最後に、ｐエミツ
タ層Ｐ１とｎベース層Ｎ２の間の接合Ｊ１、ｐベース層
Ｐ２とｎベース層Ｎ２の間の接合Ｊ２の表面に安定化処
理を施してサイリスタを完成した。このようにしてでき
たサイリスタの電気特性は、順阻止電圧１０５０Ｖ５逆
阻止電圧１１００Ｖ、オン状態電圧は電流密度が１００
ＡＺ→で、０．９２Ｖ、ターンオフタイムは３０μｓで
あつた。

この実施例の如くｐ型層Ｐｌｌを多結晶層３から不純物
を拡散することによつて形成する場合には次のような利
点がある。

（１）単位面積当りの不純物量の少なぃｐ型層Ｐｌｌを
再現性よく形成し得る。

即ち多結晶層の不純物濃度によつてｐ型層Ｐｌｌの濃度
が決定さ机多結晶層の不純物濃度は気相成長の際のドー
ピングガス濃度の制御によつて任意の濃度が再現性よく
得られる。従つて、拡散法あるいは合金法に比較してｐ
型層Ｐｌｌの形成が容易である。（２）アノード電極を
低抵抗接触するのが容易である。電極を形成すべき層の
表面不純物濃度が低いと良好な低抵抗接触が得られない
が、この実施例の如く多結晶層を介して電極を形成する
場合には電極と多結晶層との間の接触性が良好であるこ
とから、ｐ型層Ｐｌｌの不純物濃度が低くとも良好な低
抵抗接触が得られる。（３）通常、電極を形成するため
に高温熱処理を施すが、この際に電極金属が半導体中に
溶けて再結晶層を形成する。

本発明サイリスタではｐ型層Ｐｌｌの不純物量を少なく
するために不純物濃度を低くしかつ厚さが薄い。このた
めｐ型層Ｐｌｌに直接電極金属を接触して熱処理すると
ｐ型層Ｐｌｌ中の不純物量が変化して所期通りの値にな
らない場合が起るが、本実施例の如く多結晶層３を介す
ると電極金属の再結晶層は多結晶中に形成されるのでｐ
型層Ｐｌｌ中の不純物量が電極形成プロセスで変化しな
いので製造歩留りを高くできる。第５図は公知のイオン
打込み技術を用いた本発明の第２の実施例である。

５０Ω−ｍの抵抗率の７ｎ形シリコン基板１にアルミニ
ウムを拡散してｐベース層Ｐ２とそれと反対側にｐ型層
を形成する。

上記ｐ型層をエツチングにより所定の厚さ迄除去してｐ
型層Ｐｌ２を形成する。ｐベース層Ｐ２中にリンを公知
の方法により選択的に拡散してｎエミツ夕層Ｎ２を形成
する。次にｐ型層Ｐｌ２の面からボロンを打込むことに
よつて例えば３×１０ａｔ０ｍｓ／Ｃｄ、０．２μＭｆ
）ｐ型層Ｐｌｌを形成する。このとき打込むイオンの量
と打込みエネルギーを種々変えることによりｐ型層Ｐｌ
ｌの不純物濃度分布を制御できる。第４図に示すサイリ
スタと相違する１点は、単位面積当りの不純物量が少な
くされているｐ型層Ｐｌｌを形成する手段が多結晶層か
らの不純物の拡散によるかあるいはイオン打込み法によ
るかである。本実施例によれば、多結晶層を用いる場合
に比較してｐ型層Ｐｌｌの厚さ及び不純物濃度の再現性
が良く、かつｐ型層Ｐｌｌのパターンを精度よく形成し
得るという利点がある。第６図、第７図は本発明の第３
、第４の実施例であり、第４図、第５図と異なるところ
はｎエミツタ層Ｎ２を短絡エミツタ構造にしたものであ
る。

この構造にするとＱが大きくてＰｎｐトランジスタ部分
の電流増幅率が大きい場合にも順方向電圧印加時のＤｖ
／Ｄｔ耐量を高く保つことができるとぃう利点がある。
以上ｐベース層を拡散法により形成した例を述べたが、
エピタキシヤル生長によりｐベース層を形成しても良い
。

この場合にも本発明の効果は変らない。さらにこの方法
ではｐベース層の厚さ及び不純物濃度を精度良く制御で
きるので、オン状態電圧およびゲート感度、Ｄｖ／Ｄｔ
耐量等サイリスタの特性を歩留り良く制御できる利点が
ある。第８図は本発明の第５の実施例で、ラテラル構造
のサイリスタに本発明を適用した例である。ｎ型シリコ
ン基板の同一面からボロンを選択拡散してｐベース層Ｐ
２およびｐ型層Ｐｌ２を形成し、ｐベース層Ｐ２中にリ
ンを選択拡散してｎエミツタ層Ｎ２を形成し、さらにイ
オン打込みあるいは多結晶シリコンからの拡散によりｐ
型層Ｐｌ２上にｐ型層Ｐｌｌを形成したものである。本
実施例は１チツプ内にサイリスタやトランジスタなど他
の半導体素子を組み込むＩＣに適用できる利点がある。
以上本発明をｎ型シリコン基板を用いた例により説明し
たが、ｐ型シリコン基板を用いて上記の実施例でｐとｎ
を逆にしても本発明の効果に変わりはない。

さらに、ｎエミツタ層Ｎ２が複数個に分割され、あるい
ぱ櫛歯状にされ、ｐベース層Ｐ２が、分割された各ｎエ
ミツタ層が櫛歯部を取囲んでいるようになされ、カソー
ド電極４およびゲート電極５が、ｎエミツタ層Ｎ２、ｐ
ベース層Ｐ２の平面パターンに沿つて設けられているも
のであつても、本発明の上記の効果が同様に得られる。
また、本発明の効果はゲート・トリガの方法に左右され
ないため、使用可能なゲート・トリガの手段としてはゲ
ート電極から電気信号によるものの他に、例えば光信号
によるもの、電磁的信号によるもの等がある。以上のよ
うに本発明によれば、他方のエミツタ層より不純物量が
少ない一方のエミツタ層を比較的低不純物濃度の第１層
部分と比較的高不純物濃度の第２層部分とにより構成し
たことにより、順方向および逆方向の阻止電圧を同等に
でき、導通状態にあるサイリスタの電圧降下を従来法で
は達成できない程低くでき、しかもターンオフタイムを
短かくできる新規なサイリスタを得ることができる。

【図面の簡単な説明】

第１図は導通状態にあるサイリスタ内部のキヤリヤ分布
図、第２図は一方のエミツタ層の単位面積当りの不純物
量とオン状態電圧との関係をベース層の厚さをパラメー
タとして示した特性曲線図、第３図は本発明によるサイ
リスタの基本構造模式図、第４図から第８図は本発明の
異なる実施例によるサイリスタの概略断面図である。 １・・・・・・半導体基体、２・・・・・・アノード電
極、３・・・・・・多結晶シリコン層、４・・・・・・
カソード電極、５・・・・・・ゲート電極。

Claims (1)

1. 【特許請求の範囲】 １ 一方導電型の第１の層、この第１の層に隣接して該
   第１の層との間に第１のｐｎ接合を形成する他方導電型
   の第２層、この第２の層に隣接して該第２の層との間に
   第２のｐｎ接合を形成する一方導電型の第３の層及びこ
   の第３の層に隣接して該第３の層との間に第３のｐｎ接
   合を形成する他方導電型の第４の層を有し、前記第２の
   層及び前記第３の層が前記第１の層及び第４の層より高
   い比抵抗をもつように形成されている半導体基体と、前
   記第１の層及び前記第４の層の各々の表面にそれぞれ低
   抵抗接触された一対の主電極と、この主電極間で前記半
   導体基体を非導通状態から導通状態に変換するためのト
   リガー手段を具備し、前記第２の層及び前記第３の層の
   前記主電極間に流れる電流の方向に沿う厚さの和が４０
   ０μｍ以下で、前記第１の層における単位面積当りの不
   純物量が前記第４の層におけるそれよりも小さく且つ３
   ×１０＾１＾４ａｔｏｍｓ／ｃｍ＾２より小さくしかも
   サイリスタ動作を行うに必要な最小値以上であるサイリ
   スタにおいて、前記第１の層を、前記第２の層に隣接す
   る比較的低不純物濃度の第１の層部分と、この第１層部
   分に隣接する比較的高不純物濃度の第２の層部分とによ
   り形成するとともに、前記第１の層部分の不純物濃度を
   前記主電極間が導通状態にあるときの前記第１の層部分
   でのキャリヤ濃度より低く定めたことを特徴とするサイ
   リスタ。 ２ 特許請求の範囲第１項に記載のサイリスタにおいて
   、前記第１の層部分の厚さを、順方向阻止電圧にほぼ等
   しい逆方向電圧が前記主電極間に印加されたときに前記
   第１ｐｎ接合から前記第１の層部分側へ広がる空乏層の
   広がり幅より大きく定めたことを特徴とするサイリスタ
   。 ３ 特許請求の範囲第１項又は第２項記載のサイリスタ
   において、前記第２の層部分がその上に形成された多結
   晶半導体層からの不純物拡散によつて形成されているこ
   とを特徴とするサイリスタ。 ４ 特許請求の範囲第１〜第３項のいずれか一つに記載
   のサイリスタにおいて、前記第２の層及び前記第３の層
   の前記主電極間に流れる電流の方向に沿う厚さの和を、
   ４００μｍから前記第１層部分の厚さを差引いた値より
   小さく定めたことを特徴とするサイリスタ。 ５ 特許請求の範囲第１項〜第４項のいずれか一つに記
   載のサイリスタにおいて、前記第２層部分における単位
   面積当りの不純物を２×１０＾１＾３ａｔｏｍｓ／ｃｍ
   ＾２より小さく定めたことを特徴とするサイリスタ。