JPS6143914B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はタイムベースコレクタなどにおけるよ
うに、メモリの読出しおよび書込みを別々のクロ
ツクで行う場合の読出しおよび書込みの位相を制
御する回路に関するものである。

第１図は本発明によるメモリ駆動回路が適用さ
れるタイムベースコレクタのブロツク図を示した
もので、入力端子Ａにはビデオ信号が加えられ
る。前記ビデオ信号は低域通過フイルタ１を経て
アナログ・デイジタル変換器２に加えられ８ビツ
トに符号化される。そして前記アナログ・デイジ
タル変換器２の出力は書込みレジスタ３でランダ
ムアクセスメモリ４の書込みのタイミングに合わ
せられた後前記ランダムアクセスメモリ４に加え
られる。また、ビデオ信号は同期分離回路７に加
えられ、ここで各種の同期信号が抽出され、次の
書込み用クロツク発生回路８で各種の書込み用ク
ロツクが作成される。この書込み用クロツク発生
回路８の出力信号で書込み用アドレスカウンタ９
を駆動し、この書込み用アドレスカウンタ９の出
力信号をアドレスレジスタ１０に加え、ランダム
アクセスメモリ４の書込みのタイミングに合わせ
る。

一方、読出し時は同期信号発生回路１４からの
各種同期信号で読出し用クロツク発生回路１３を
駆動し、読出し用の各種クロツクを作成する。そ
してこの読出し用クロツク発生回路１３の出力信
号で読出し用アドレスカウンタ１２を駆動し、マ
ルチプレクサ１１でアドレスレジスタ１０の出力
とアドレスカウンタ１２の出力を前記読出し用ク
ロツク発生回路１３から供給される読出し、およ
び書込みの切換信号で切換えて、その出力をラン
ダムアクセスメモリ４のアドレス信号として加え
る。書込用クロツク発生回路８および読出用クロ
ツク発生回路１３の出力信号を用いて位相判別回
路１５で書込み用クロツクの位相を検出し、この
位相判別回路１５の出力信号でアナログ・デイジ
タル変換器２および書込み用アドレスカウンタ９
の信号をそれぞれ書込みレジスタ３およびアドレ
スレジスタ１０でランダムアクセスメモリ４の書
込みのタイミングを合わせているが、この部分に
ついては後述する。

ランダムアクセスメモリ４から読み出した信号
はデイジタル・アナログ変換器５でアナログ信号
とし、低域通過フイルタ６に加えてビデオ信号を
得る。

第３図は第１図の動作を説明するためのタイム
チヤートで、信号ａ１は同期信号発生回路１４で
発生されるランダムアクセスメモリ４の読出し用
の水平同期信号、信号ａ２は読出し用アドレスカ
ウンタ１２をリセツトするための読出しスタート
信号、信号ａ３は読出し用アドレスカウンタ１２
を駆動している読出しクロツクである。また、信
号ａ４は同期分離回路７より得られる書込み用の
水平同期信号、信号ａ５は書込用アドレスカウン
タ９をリセツトするための書込みスタート信号、
信号ａ６は書込用アドレスカウンタ９を駆動して
いる書込みクロツクである。ここで第３図の信号
ａ１〜ａ３と信号ａ４〜ａ６は別々の位相関係に
ある。従つてａ４〜ａ６はａ１〜ａ３と同期を取
り直して制御する必要がある。

次に第４図を用いてランダムアクセスメモリ４
を駆動する場合について説明する。

ランダムアクセスメモリ４は、第４図ｂ１に示
すようにメモリ読出しおよび書込みを１サイクル
として動作しており、その繰り返し時間は第３図
の信号ａ３と同一のくり返し時間Ｔである。この
メモリ４の１サイクル内にメモリ４の読出しおよ
び書込みを独立のタイミングで行なうことはでき
ないため、第４図ｂ１に示すように、あらかじめ
メモリ４の読出しおよび書込みのタイミングを設
定しておき、メモリ４の書込みが信号ｂ１に示す
タイミングで行なわれるよう位相判別回路１５で
読出しクロツク及び書込みクロツクの位相判別を
行ない、位相判別回路１５の出力信号で書込みレ
ジスタおよびアドレスレジスタ１０を駆動してい
る。

第４図ｂ２〜ｂ４は、同図ｂ１に示したメモリ
４の１サイクルを複数の位相（ここでは３つの位
相）に分割した信号を示しており、これらは読出
し用クロツク発生回路１３で発生され、位相判別
回路１５に加えられる。信号ｂ５〜ｂ７は書込み
用アドレスカウンタ９の出力信号の各種の場合を
示したもので、図の〓印の区間が信号の変化区間
である。この書込み用アドレスカウンタ９の出力
が信号ｂ５〜ｂ７の何れの状態にあるかは、書込
み用クロツクａ６の位相によつて異なり、信号ｂ
２〜ｂ４を基準にして書込み用アドレスカウンタ
９の出力が信号ｂ５〜ｂ７の何れの位相になつて
いるかを判別する必要がある。

この位相の判別は、例えば信号ｂ２〜ｂ４を３
つのラツチの入力信号とし、書込用アドレスカウ
ンタ９を駆動する書込みクロツクと同期したクロ
ツクをこれら３つのラツチのクロツクとすれば可
能である。ところが素子のバラツキや温度特性の
相違によつて、信号ｂ２〜ｂ４の変化点の位相が
揃わなかつたり、たとえ揃つていてもラツチが正
常に動作するのに必要なセツトアツプ時間が素子
によつて異なるため誤動作を起こすことがあり、
正常な位相の判別ができなくなる。

本発明はこのような問題を解決し、安定に動作
する位相判別回路を提供することを目的としてい
る。

本発明の一実施例の概要を第５図を用いて説明
する。第５図ｂ１は第４図ｂ１と同一の信号で、
信号ｄ１，ｅ１，ｆ１は第４図の信号ｂ２，ｂ
３，ｂ４からおのおの作成した信号で時間巾が△
Ｔだけ広くなつており、信号ｄ１，ｅ１，ｆ１の
間には時間的に重複している部分ができる。信号
ｄ２，ｅ２，ｆ２は書込用アドレスカウンタ９の
出力信号の各種の場合を示すもので、例えば書込
用アドレスカウンタ９の出力信号がｄ２に示すよ
うな位相の場合には信号ｄ３に示すクロツクを第
１図のアドレスレジスタ１０に加えて、このアド
レスレジスタ１０の出力として第５図の信号ｄ４
に示すような書込用アドレス信号を得る。書込用
アドレスカウンタ９の出力信号が信号ｅ２および
ｆ２に示すような位相の場合にはそれぞれｅ３お
よびｆ３のクロツクによつてｅ４およびｆ４に示
す書込用アドレス信号を得る。

このようなアドレス信号を得る具体的な構成例
を第２図および第６図を用いて説明する。第２図
は第１図の位相判別回路１５の詳細な回路図であ
る。

第２図において入力端子Ｂ，Ｃ，Ｄには第６図
の信号ｂ２，ｂ３，ｂ４を加える。この信号ｂ
２，ｂ３，ｂ４か第４図のｂ２，ｂ３，ｂ４に相
当するのはいうまでもない。なお第６図において
第３図、第４図および第５図と同じ記号の信号は
全く同一のものである。また、第２図において２
０〜２５はインバータ回路、２６〜２８，４１は
オア回路、２９〜３１はラツチ回路、３２〜３７
はナンド回路、３８〜４０はアンド回路である。

ここで、入力端子Ｂ，Ｃ，Ｄに加えられた信号
ｂ２，ｂ３およびｂ４はそれぞれインバータ２０
〜２５で遅延されてインバータ２１，２３，２５
の出力として第６図の信号ｇ１，ｇ２，ｇ３を得
る。ｇ１，ｇ２，ｇ３の各信号は信号ｂ２，ｂ
３，ｂ４と共にオア回路２６，２７，２８に加え
られるため、オア回路２６，２７，２８の出力と
して第６図の信号ｄ１，ｅ１，ｆ１を得る。ま
た、入力端子Ｅには第６図の信号ａ５に示す書込
みクロツク発生回路８からのスタート信号が、入
力端子Ｉには第６図の信号ａ６に示す書込みクロ
ツクがそれぞれ加えられているため、書込用アド
レスカウンタ９の出力は第６図の信号ｅ２のよう
になる。また、入力端子Ｅに加えられるスタート
信号ａ５はラツチ回路２９，３０，３１にも加え
られているため、信号ａ５が第６図に示すような
位相ででれば、ラツチ回路２９，３０は信号ａ５
の立上りでトリガされてＱ出力が“Ｈ”レベルと
なり、ナンド回路３２の出力は“Ｌ”レベルとな
る。前記ナンド回路３２の出力はラツチ回路２９
のリセツト端子RDに加えられているためラツチ
回路２９はリセツトされ、このためラツチ回路２
９のＱ出力は“Ｌ”レベルに、出力は、“Ｈ”
レベルになり、ナンド回路３５の出力は“Ｌ”レ
ベルとなる。他方のラツチ回路３０の出力は
“Ｌ”レベルとなりナンド回路３６の出力は
“Ｈ”レベルとなる。なおラツチ回路３１のＱ出
力は“Ｌ”レベル，出力は“Ｈ”レベルである
からナンド回路３７の出力は“Ｌ”レベルとなつ
ている。すなわち、アンド回路３８と４０は閉じ
ており、アンド回路３９が開いていることにな
る。従つて第２図の入力端子Ｆ，Ｇ，Ｈに加えら
れている第５図の信号ｄ３，ｅ３，ｆ３のうち、
入力端子Ｇに加えられている信号ｅ３がアンド回
路３９、オア回路４１を通過し、アドレスレジス
タ１０のクロツクとして加えられる。従つてアド
レスレジスタ１０の出力は第６図ｅ４のようにな
る。

上記に説明したのと同様な動作により、第６図
の信号ａ５の立上りが第６図に示す、区期Ｋ，
Ｌ，Ｍの何れの区間に存在するかにより、第２図
の入力端子Ｆ，Ｇ，Ｈに加えられる信号の何れか
を選択して、アドレスレジスタ１０のクロツクと
する。また、アナログ・デイジタル変換器２の出
力もアドレスのタイミングと揃える必要があるか
ら同時に書込みレジスタ３のクロツクとしても用
いる。

本発明の特徴は第２図のラツチ回路２９〜３１
の入力信号として第６図の信号ｂ２，ｂ３，ｂ４
を加えるのではなく第６図の信号ｄ１，ｅ１，ｆ
１を加えることにある。この信号ｄ１とｅ１，ｅ
１とｆ１およびｆ１とｄ１には時間的に重複部分
が存在しているため、ラツチ回路２９，３０，３
１の少なくとも１つはトリガされる事になり、２
つがトリガされた場合でもナンド回路３２，３
３，３４でこれを検出し一方のラツチ回路をリセ
ツトしているため第６図の信号ａ５の立上りが第
６図の区間Ｋ，Ｌ，Ｍの何れにあるかを確実に検
出することができる。

ラツチ回路２９，３０，３１の入力信号として
第６図の信号ｂ２，ｂ３，ｂ４を加えた場合に
は、第６図の信号ａ５の立上りが各信号の境界に
存在する場合はラツチ回路２９，３０，３１は正
確にトリガされず誤動作を起こす欠点がある。

すなわち本構成によれば、より確実にしかも簡
単に位相の判別を行なうことができる。

以上説明したように本発明によれば、複数個の
位相比較用基準信号の間に時間的に重複する部分
を設けて、これらの信号で書込み用クロツクの位
相を判別して、複数個の位相の異るクロツクから
１つのクロツクを選択し、この１つのクロツクに
よりアドレスレジスタおよび書込みレジスタを駆
動することにより、誤動作を起すことなく、正確
な位相判別を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリ駆動
回路が適用されるタイムベースコレクタのブロツ
ク図、第２図は本発明のメモリ駆動回路における
位相判別回路の具体例を示す図、第３図は第１図
の動作を説明するためのタイムチヤート、第４図
〜第６図は第２図の動作を説明するためのタイム
チヤートである。 ３…書込みレジスタ、４…ランダムアクセスメ
モリ、８…書込み用クロツク発生回路、９…書込
み用アドレスカウンタ、１０…アドレスレジス
タ、１１…マルチプレクサ、１２…読出し用アド
レスカウンタ、１３…読出し用クロツク発生回
路、１５…位相判別回路。

Claims (1)

【特許請求の範囲】
1. １ メモリの読出しおよび書込みを異なつた同期
   で行うメモリ駆動回路において、書込み用クロツ
   クが複数個の位相比較用基準信号のうちどの位相
   にあるかを判別する場合に、複数個の位相比較用
   基準信号の間に時間的に重複する部分を設ける回
   路と、この回路の出力信号で書込み用クロツクの
   位相を判別する回路と、位相判別信号を用いて複
   数個の位相の異なつたクロツクから１つのクロツ
   クを選択する回路とを設け、選択された１つのク
   ロツクでアドレスレジスタおよび書込みレジスタ
   を駆動することを特徴とするメモリ駆動回路。