JPS6132460A - 半導体注入集積論理回路装置の製造方法 - Google Patents
半導体注入集積論理回路装置の製造方法Info
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- JPS6132460A JPS6132460A JP15251584A JP15251584A JPS6132460A JP S6132460 A JPS6132460 A JP S6132460A JP 15251584 A JP15251584 A JP 15251584A JP 15251584 A JP15251584 A JP 15251584A JP S6132460 A JPS6132460 A JP S6132460A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、ＩＩＬと
いう。）の製造方法に関する。
いう。）の製造方法に関する。
（ロ）従来の技術
一’）の半導体基板上に二つのトランジスタ（Ｑ、、Ｑ
、） を第２図に示すように構成されたＩＩＬは、一
般に第３図に示すように、注入側をラテラルＰＮＰ）ラ
ンジスタ（Ｑ、）とし、出力側を逆方向縦形ＮＰＮトラ
ンジスタ（Ｑ８）として、ラテラルＰＮＰ ）ランジス
タ（Ｑ、） のコレクタを逆方向縦形ＮＰＮ）ランジ
スタ（Ｑ、） のベースと共用する構造を有する。す
なわち、Ｐ型シリコン基板（１）上ＫＮ 型の埋め込
み層（２）を設け、基板（１）上にエピタキシャル成長
で形成されたＮ−型のエピタキシャル層（３）をＰ 型
の分離領域（４）で島状に分離して島領域（５）が形成
される。この島領域（５）にＰ型拡散領域（６）（力お
よびＮ型拡散領域（８１（９）を順次不純物拡散によっ
て形成し、酸化膜（３ａ）に設けたして、ラテラルＰＮ
Ｐ ）ランジスタ（Ｑ、）はＰ型拡散領域（６）が工ば
ツタ（インジェクタ）、エピタキシャル層（島領域（５
））がベース、Ｐ型拡散層（７）がコレクタでベース接
地で働く。一方逆方向縦形ＮＰＮ）ランジスタ（Ｑ、）
はエピタキシャル層（島領域（５ン）がエミッタ、
Ｐ型拡散領域（７）がベース、Ｎ型拡散領域ｆ８）ｆ９
）がコレクタとなっている。
、） を第２図に示すように構成されたＩＩＬは、一
般に第３図に示すように、注入側をラテラルＰＮＰ）ラ
ンジスタ（Ｑ、）とし、出力側を逆方向縦形ＮＰＮトラ
ンジスタ（Ｑ８）として、ラテラルＰＮＰ ）ランジス
タ（Ｑ、） のコレクタを逆方向縦形ＮＰＮ）ランジ
スタ（Ｑ、） のベースと共用する構造を有する。す
なわち、Ｐ型シリコン基板（１）上ＫＮ 型の埋め込
み層（２）を設け、基板（１）上にエピタキシャル成長
で形成されたＮ−型のエピタキシャル層（３）をＰ 型
の分離領域（４）で島状に分離して島領域（５）が形成
される。この島領域（５）にＰ型拡散領域（６）（力お
よびＮ型拡散領域（８１（９）を順次不純物拡散によっ
て形成し、酸化膜（３ａ）に設けたして、ラテラルＰＮ
Ｐ ）ランジスタ（Ｑ、）はＰ型拡散領域（６）が工ば
ツタ（インジェクタ）、エピタキシャル層（島領域（５
））がベース、Ｐ型拡散層（７）がコレクタでベース接
地で働く。一方逆方向縦形ＮＰＮ）ランジスタ（Ｑ、）
はエピタキシャル層（島領域（５ン）がエミッタ、
Ｐ型拡散領域（７）がベース、Ｎ型拡散領域ｆ８）ｆ９
）がコレクタとなっている。
このようなＩＩＬにおいては、高速動作を行うべく、逆
方向縦形ＮＰＮ）ランジスタの高い逆方向電流増幅率β
ｉを得るために、Ｎ 型のカラー領域（１５）でベース
領域（Ｐ型拡散領域（６１（７） ’）を取り囲んでい
た（例えば、特公昭４９−３５０３０号公報に詳しい。
方向縦形ＮＰＮ）ランジスタの高い逆方向電流増幅率β
ｉを得るために、Ｎ 型のカラー領域（１５）でベース
領域（Ｐ型拡散領域（６１（７） ’）を取り囲んでい
た（例えば、特公昭４９−３５０３０号公報に詳しい。
）。
（ハ）発明が解決り、ようとする問題点しかしながら、
第２１８１に示すように、従来のＩＩＬは、Ｎ 型のカ
ラー領Ｊｆｊｉ （ｉ４ｉ１を島領域（５）表面に形成
しているため、島佃、ｉ’！ｊ、（５１表面でのホール
の逆注入は抑えろことができるが、カラー領域（１５１
直下からのホールの逆注入は大きく、ホールの逆注入を
一定以上に小さくできず、逆方向電流増幅率βｉをあま
り大きくすることはできなかった。
第２１８１に示すように、従来のＩＩＬは、Ｎ 型のカ
ラー領Ｊｆｊｉ （ｉ４ｉ１を島領域（５）表面に形成
しているため、島佃、ｉ’！ｊ、（５１表面でのホール
の逆注入は抑えろことができるが、カラー領域（１５１
直下からのホールの逆注入は大きく、ホールの逆注入を
一定以上に小さくできず、逆方向電流増幅率βｉをあま
り大きくすることはできなかった。
また、ホールの逆注入を小さくするために、カラー領域
ｕ９を深く拡散しようとすれば、カラー領域α９の横方
向拡散が太き（なり、集積度を上げることができないな
どの問題点があったっに）問題点を解決するための手段 本発明は上述した従来の問題点を解決するためになされ
たもので、一導電型の半導体基板上に逆導電型の埋め込
み層となる不純物堆積層を形成し、この堆積層の不純物
の拡散速度より拡散速度の速い逆導電型の不純物を前記
堆積層の所望位置に注入して埋め込みカラー領域となる
第２堆積層を形成した後、前記基板上に逆導電型のエピ
タキシャル層を生成し、前記埋め込み層上のエピタキシ
ャル層の所望箇所に一導電型の不純物を拡散してインジ
ェクタ領域およびベース領域を形成し、逆導電型の不純
物を前記ベース領域と埋め込みカラー領域上のエピタキ
シャル層とへ同時に拡散することにより、前記ベース領
域にコレクタ領域を形成すると共に、前記エピタキシャ
ル層に前記インジェクタ領域およびベース領域を取り囲
んで前記埋め込みカラー領域に到達するカラー領域を形
成することを特徴とする、 （ホ）作用 本発明によれば、カラー領域の横方向拡散を大きくせず
に、ベース領域の側面を高濃度のカラー領域で囲むこと
ができる。
ｕ９を深く拡散しようとすれば、カラー領域α９の横方
向拡散が太き（なり、集積度を上げることができないな
どの問題点があったっに）問題点を解決するための手段 本発明は上述した従来の問題点を解決するためになされ
たもので、一導電型の半導体基板上に逆導電型の埋め込
み層となる不純物堆積層を形成し、この堆積層の不純物
の拡散速度より拡散速度の速い逆導電型の不純物を前記
堆積層の所望位置に注入して埋め込みカラー領域となる
第２堆積層を形成した後、前記基板上に逆導電型のエピ
タキシャル層を生成し、前記埋め込み層上のエピタキシ
ャル層の所望箇所に一導電型の不純物を拡散してインジ
ェクタ領域およびベース領域を形成し、逆導電型の不純
物を前記ベース領域と埋め込みカラー領域上のエピタキ
シャル層とへ同時に拡散することにより、前記ベース領
域にコレクタ領域を形成すると共に、前記エピタキシャ
ル層に前記インジェクタ領域およびベース領域を取り囲
んで前記埋め込みカラー領域に到達するカラー領域を形
成することを特徴とする、 （ホ）作用 本発明によれば、カラー領域の横方向拡散を大きくせず
に、ベース領域の側面を高濃度のカラー領域で囲むこと
ができる。
（へ）実施例
第１図（イ）〜（ト）は本発明による製造方法の各工程
の断面図を示すものである。
の断面図を示すものである。
（＋）Ｐ型シリコン半導体基板（１）の表面に酸化膜（
イ）等をマスクとしてＮ 型埋め込み層（２）を形成す
るためにアンチモン（Ｓｂ）をデボ拡散して不純物堆積
層ｔ層（２Ｉｌを形成する（第１図（イ））。
イ）等をマスクとしてＮ 型埋め込み層（２）を形成す
るためにアンチモン（Ｓｂ）をデボ拡散して不純物堆積
層ｔ層（２Ｉｌを形成する（第１図（イ））。
（１１）不純物堆積層（２１１の所望の位置、すなわち
カラー領域（１５Ｉの直下の位置に、 Ｎ 型の埋め
込みカラー領域Ｑ６１を形成するために、酸化膜（２り
をマスクとして不純物堆積層（２１１の不純物拡散速度
より拡散速度の早いＮ壓の不純物、本実施例ではリン（
Ｐ）をイオン注入して＠２堆積層（ハ）を形成する（第
１図（ロ））。
カラー領域（１５Ｉの直下の位置に、 Ｎ 型の埋め
込みカラー領域Ｑ６１を形成するために、酸化膜（２り
をマスクとして不純物堆積層（２１１の不純物拡散速度
より拡散速度の早いＮ壓の不純物、本実施例ではリン（
Ｐ）をイオン注入して＠２堆積層（ハ）を形成する（第
１図（ロ））。
（ｍ＋ 基板（１）上に気相によりＮ丁型のエピタキ
シャル層（３）を成長させる。このＮ−型エピタキシャ
ル層（３）の成長により、前記工程でテボジットおよび
イオン注入して形成された不純物堆積層（２］ｌおよび
第２堆積層（ハ）が拡散して埋め込み層（２）と埋め込
みカラー領域０６１が形成される（第１図（ハ））。
シャル層（３）を成長させる。このＮ−型エピタキシャ
ル層（３）の成長により、前記工程でテボジットおよび
イオン注入して形成された不純物堆積層（２］ｌおよび
第２堆積層（ハ）が拡散して埋め込み層（２）と埋め込
みカラー領域０６１が形成される（第１図（ハ））。
轢 エピタキシャル層（３）表面の酸化膜（財）をマス
クにして、ボロン（Ｂ）を拡散して基板（１）に達する
Ｐ＋型の分離領域（４）を形成する。この分離領域（４
）によりエピタキシャル層（３）を島状ＫＰＮ接合分離
して島領域（５）が形成される。また、この熱処理によ
って埋め込み層（２）および埋め込みカラー領域（Ｌ６
）は上下方向に拡散され所定の巾を有する埋め込み層（
２）と所定のはい上り量を有する埋め込みカラー領域ａ
６１が形成される（第１図に））。
クにして、ボロン（Ｂ）を拡散して基板（１）に達する
Ｐ＋型の分離領域（４）を形成する。この分離領域（４
）によりエピタキシャル層（３）を島状ＫＰＮ接合分離
して島領域（５）が形成される。また、この熱処理によ
って埋め込み層（２）および埋め込みカラー領域（Ｌ６
）は上下方向に拡散され所定の巾を有する埋め込み層（
２）と所定のはい上り量を有する埋め込みカラー領域ａ
６１が形成される（第１図に））。
（φ 島領域（５）表面にＰ型の不純物拡散によりＰ型
のインジェクタ領域（６）およびＰ型のベース領域（７
）を形成する。すなわち、エピタキシャル層（３）表面
の酸化膜（ハ）をマスクにしてボロン（Ｂ）を拡散して
インジェクタ領域（６）およびベース領域（７）を形成
する（第１図いう）。
のインジェクタ領域（６）およびＰ型のベース領域（７
）を形成する。すなわち、エピタキシャル層（３）表面
の酸化膜（ハ）をマスクにしてボロン（Ｂ）を拡散して
インジェクタ領域（６）およびベース領域（７）を形成
する（第１図いう）。
（Ｖ−さいごにＮ型の不純物拡散を行なう。すなわち、
エピタキシャル層（３）の酸化膜（イ））をマスクにし
てベース領域（力表面および埋め込みカラー領域（１６
１上の島領域（５）表面にリンｆＰ）などを同時に拡散
する。この拡散工程により、ベース領域（７）にコレク
タ領域ｆ８１（９１が形成されると共に、埋め込みカラ
ー領域（１６１に到達するＮ 型のカラー領域（１５）
が形成される。そして、この埋め込みカラー領域（１６
）とカラー領域（１５１によりインジェクタ領域（６）
とベース領域（力の周囲が高濃度の埋め込みカラー領域
（１６）とカラー領域（１５）とで取り囲まれる（第１
図（へ））。
エピタキシャル層（３）の酸化膜（イ））をマスクにし
てベース領域（力表面および埋め込みカラー領域（１６
１上の島領域（５）表面にリンｆＰ）などを同時に拡散
する。この拡散工程により、ベース領域（７）にコレク
タ領域ｆ８１（９１が形成されると共に、埋め込みカラ
ー領域（１６１に到達するＮ 型のカラー領域（１５）
が形成される。そして、この埋め込みカラー領域（１６
）とカラー領域（１５１によりインジェクタ領域（６）
とベース領域（力の周囲が高濃度の埋め込みカラー領域
（１６）とカラー領域（１５）とで取り囲まれる（第１
図（へ））。
次いて、周知のアルミニウム蒸着技術等により、電極（
１町・・（１４）を設けて第１図（ト）に示すＩＩＬが
製造される。
１町・・（１４）を設けて第１図（ト）に示すＩＩＬが
製造される。
同図に示されるＩＩＬはＰ型のシリコン半導体基板（１
）とその基板（１）上にエピタキシャル成長させたＮ−
型のエピタキシャル層１３）との間にＮ 型の＋ 埋め込み層（２）が設けられると共に、Ｎ 型の埋め込
みＲ（２）上にＮ 型の埋め込みカラー領域（１６：が
形成されている。そして、エピタキシャル層（３）をＰ
＋型の分離領域（４）で島状に分離して島領域（５）が
形成されている。島領域（５）表面にＰ型のインジェク
タ領域（６）とベース領域（７）が形成され、ベース領
域（７）表面にＮ 型のコレクタ領域（８＋（９）ｉ形
成されている。また、島領域（５）にはインジェクタ領
域（６）およびベース領域（７）を取り囲むように埋め
込みカラー領域（１６）に到達するＮ 型のカラー領域
Ｑ５１が形成される。そして、エピタキシャル層（３）
表面に設けられた酸化膜（３ａ）上に電極孔を介して各
領域にオーミックコンタクトした電極００・・・ａ４が
配設される。
）とその基板（１）上にエピタキシャル成長させたＮ−
型のエピタキシャル層１３）との間にＮ 型の＋ 埋め込み層（２）が設けられると共に、Ｎ 型の埋め込
みＲ（２）上にＮ 型の埋め込みカラー領域（１６：が
形成されている。そして、エピタキシャル層（３）をＰ
＋型の分離領域（４）で島状に分離して島領域（５）が
形成されている。島領域（５）表面にＰ型のインジェク
タ領域（６）とベース領域（７）が形成され、ベース領
域（７）表面にＮ 型のコレクタ領域（８＋（９）ｉ形
成されている。また、島領域（５）にはインジェクタ領
域（６）およびベース領域（７）を取り囲むように埋め
込みカラー領域（１６）に到達するＮ 型のカラー領域
Ｑ５１が形成される。そして、エピタキシャル層（３）
表面に設けられた酸化膜（３ａ）上に電極孔を介して各
領域にオーミックコンタクトした電極００・・・ａ４が
配設される。
すなわち、インジェクタ領域（６）にはインジェクタ電
極（１（１）、ベース領域（７）にはベース電極ｔｔＵ
、コレクタ領域（８１（９１にはコレクタ電極Ｑ２１（
１３１がオーミックコンタクトして設けられていると共
に、逆方向縦形ＮＰＮ）ランジスタのエミッタ電極Ｑ４
１はカラー領域（１５１にオーミックコンタクトするこ
とにより電極の取り出しが行なわれている。
極（１（１）、ベース領域（７）にはベース電極ｔｔＵ
、コレクタ領域（８１（９１にはコレクタ電極Ｑ２１（
１３１がオーミックコンタクトして設けられていると共
に、逆方向縦形ＮＰＮ）ランジスタのエミッタ電極Ｑ４
１はカラー領域（１５１にオーミックコンタクトするこ
とにより電極の取り出しが行なわれている。
このように本発明による製造方法によれば、コレクタ領
域（８１（９）を形成するときに同時Ｋ、埋め込みカラ
ー領域０６）に到達するカラー領域（１５１を形成して
、ベース領域（７）およびインジェクタ領域（６）を高
濃度領域の埋め込みカラー領域（１６）とカラー領域０
９で取り囲むことができる。従って、カラー領域０動の
横方向拡散は小さくして、集積度を上げることが可能に
なると共に、ＩＩＬにおいてはサイドウオールでのホー
ルの逆注入を抑えることができるので、逆方向電流増幅
率βｉを大幅に改善でき、高速動作が可能となる。
域（８１（９）を形成するときに同時Ｋ、埋め込みカラ
ー領域０６）に到達するカラー領域（１５１を形成して
、ベース領域（７）およびインジェクタ領域（６）を高
濃度領域の埋め込みカラー領域（１６）とカラー領域０
９で取り囲むことができる。従って、カラー領域０動の
横方向拡散は小さくして、集積度を上げることが可能に
なると共に、ＩＩＬにおいてはサイドウオールでのホー
ルの逆注入を抑えることができるので、逆方向電流増幅
率βｉを大幅に改善でき、高速動作が可能となる。
（ト）発明の詳細
な説明したように、本発明の製造方法によれば、コレク
タ領域を形成するときに同時に、埋め込みカラー領域に
到達するカラー領域を形成して、ベース領域およびイン
ジェクタ領域を高濃度領域で取り囲むことができるため
、カラー領域の横方向拡散も小さく抑えられ、高い逆方
向電流増幅率βｉを有するＩＩＬの高集積化を図ること
ができる。
タ領域を形成するときに同時に、埋め込みカラー領域に
到達するカラー領域を形成して、ベース領域およびイン
ジェクタ領域を高濃度領域で取り囲むことができるため
、カラー領域の横方向拡散も小さく抑えられ、高い逆方
向電流増幅率βｉを有するＩＩＬの高集積化を図ること
ができる。
第１図（イ）乃至第１図（ト）は本発明による製造方法
の各プロセスにおける工程断面図である。第２図はＩＩ
Ｌの回路図、第３図は従来のＩＩＬ構造を示す断面図で
ある。 （１）・・・半導体基板、 （２）・・・埋め込み層、
（２Ｉ）・・・不純物堆積層、 （ハ）・・・第２堆
積層、 （３）・・・エピタキシャル層、 （６）・・
・インジェクタ領域、 （７）・・・ベース領域、 （
８）、（９）・・・コレクタ領域、 （１５１・・・カ
ラー領域、 （１６ｉ・・・埋め込みカラー領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１Ｎ（４） ］ 竿 １ 図（口λ 第１図（ハ） 第１図（ニ） 第１図（へ） 第 １ 図（ト） 第２図 ■
の各プロセスにおける工程断面図である。第２図はＩＩ
Ｌの回路図、第３図は従来のＩＩＬ構造を示す断面図で
ある。 （１）・・・半導体基板、 （２）・・・埋め込み層、
（２Ｉ）・・・不純物堆積層、 （ハ）・・・第２堆
積層、 （３）・・・エピタキシャル層、 （６）・・
・インジェクタ領域、 （７）・・・ベース領域、 （
８）、（９）・・・コレクタ領域、 （１５１・・・カ
ラー領域、 （１６ｉ・・・埋め込みカラー領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第１Ｎ（４） ］ 竿 １ 図（口λ 第１図（ハ） 第１図（ニ） 第１図（へ） 第 １ 図（ト） 第２図 ■
Claims (1)
- （１）一導電型の半導体基板上に逆導電型の埋め込み層
となる不純物堆積層を形成し、この堆積層の不純物の拡
散速度より拡散速度の速い逆導電型の不純物を前記堆積
層の所望位置に注入して埋め込みカラー領域となる第２
堆積層を形成した後、前記基板上に逆導電型のエピタキ
シャル層を生成し、前記埋め込み層上のエピタキシャル
層の所望箇所に一導電型の不純物を拡散してインジェク
タ領域およびベース領域を形成し、逆導電型の不純物を
前記ベース領域と埋め込みカラー領域上のエピタキシャ
ル層とへ同時に拡散することにより、前記ベース領域に
コレクタ領域を形成すると共に、前記エピタキシャル層
に前記インジェクタ領域およびベース領域を取り囲んで
前記埋め込みカラー領域に到達するカラー領域を形成す
ることを特徴とする半導体注入集積論理回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15251584A JPS6132460A (ja) | 1984-07-23 | 1984-07-23 | 半導体注入集積論理回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15251584A JPS6132460A (ja) | 1984-07-23 | 1984-07-23 | 半導体注入集積論理回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132460A true JPS6132460A (ja) | 1986-02-15 |
| JPH0439787B2 JPH0439787B2 (ja) | 1992-06-30 |
Family
ID=15542130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15251584A Granted JPS6132460A (ja) | 1984-07-23 | 1984-07-23 | 半導体注入集積論理回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321678B2 (en) | 2001-12-13 | 2008-01-22 | Kabushiki Kaisha Nippon Conlux | Banknote identifying machine and banknote identifying method |
-
1984
- 1984-07-23 JP JP15251584A patent/JPS6132460A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321678B2 (en) | 2001-12-13 | 2008-01-22 | Kabushiki Kaisha Nippon Conlux | Banknote identifying machine and banknote identifying method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439787B2 (ja) | 1992-06-30 |
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