JPS6142165A - 半導体注入集積論理回路装置 - Google Patents
半導体注入集積論理回路装置Info
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- JPS6142165A JPS6142165A JP16255084A JP16255084A JPS6142165A JP S6142165 A JPS6142165 A JP S6142165A JP 16255084 A JP16255084 A JP 16255084A JP 16255084 A JP16255084 A JP 16255084A JP S6142165 A JPS6142165 A JP S6142165A
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- 239000007924 injection Substances 0.000 title claims abstract description 13
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- 239000000428 dust Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 12
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体注入集積論理回路装置（以下、ＩＩＬと
いう。）Ｋ関する。
いう。）Ｋ関する。
（ｌ：１１ 従来の技術
一つの半導体基板上に二つのトランジスタ（Ｑ、、Ｑ、
）を第２図に示すよ５に構成されたＩＩＬは、一般にＩ
ＥＢ図に示すように、注入側をラテラルＰＮＰ）ランジ
スタ（Ｑｌ）とし、出力側を逆方向縦形ＮＰＮ）ランジ
スタ（Ｑ、）として、ラテラルＰＮＰ）ランジスタ（Ｑ
ｌ）のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑｌ
）のベースと共用する構造を有する。すなわち、Ｐ型シ
リコン基板（１）上にＮ＋垣の埋め込み層（２１を設け
、基板（１）上にエピタキシャル成長で形成されたＮ−
型のエピタキシャル層（３）をＰ＋型の分離領域（４）
で島状に分離して島領域（５）が形成される。この島領
域＋５１ＫＰ型拡散領域（６）（７）およびＮ型拡散領
域（８）（９）を順次不純物拡散によって形成し、酸化
膜（３ａ） Ｋ設けた電極孔を介して電極α（１−Ｃ１
４）が設けられている。そしてラテラルＰＮＰ ）ラン
ジスタ（Ｑ、）はＰ型拡散領域（６）がエミッタ（イン
ジェクタ）、エビタキシャｙ層（島領域（５））がベー
ス、Ｐ型拡散層（７）がコレクタでベース接地で働く。
）を第２図に示すよ５に構成されたＩＩＬは、一般にＩ
ＥＢ図に示すように、注入側をラテラルＰＮＰ）ランジ
スタ（Ｑｌ）とし、出力側を逆方向縦形ＮＰＮ）ランジ
スタ（Ｑ、）として、ラテラルＰＮＰ）ランジスタ（Ｑ
ｌ）のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑｌ
）のベースと共用する構造を有する。すなわち、Ｐ型シ
リコン基板（１）上にＮ＋垣の埋め込み層（２１を設け
、基板（１）上にエピタキシャル成長で形成されたＮ−
型のエピタキシャル層（３）をＰ＋型の分離領域（４）
で島状に分離して島領域（５）が形成される。この島領
域＋５１ＫＰ型拡散領域（６）（７）およびＮ型拡散領
域（８）（９）を順次不純物拡散によって形成し、酸化
膜（３ａ） Ｋ設けた電極孔を介して電極α（１−Ｃ１
４）が設けられている。そしてラテラルＰＮＰ ）ラン
ジスタ（Ｑ、）はＰ型拡散領域（６）がエミッタ（イン
ジェクタ）、エビタキシャｙ層（島領域（５））がベー
ス、Ｐ型拡散層（７）がコレクタでベース接地で働く。
−１逆方向縦形ＮＰＮ）ランジスタ（Ｑｌ）はエピタキ
シャル層（島領域（６））がエミッタ、Ｐ型拡散領域（
７）がベース、Ｎ型拡散領域（８）（９）がコレクタと
なっている。
シャル層（島領域（６））がエミッタ、Ｐ型拡散領域（
７）がベース、Ｎ型拡散領域（８）（９）がコレクタと
なっている。
このようなＩＩＬにおいては、逆方向縦形ＮＰＮトラン
ジスタの逆方向電流増幅率β量を高くして高速動作を得
るために、逆方向縦形ＮＰＮトランジスタのベース領域
なＮＷのカラー領域Ｑ５１で取り囲んでホールの逆注入
を抑制して、逆方向電流増幅率βｉを高くすることが知
られている。例えば、特公昭４９−３５０３０号公報に
詳しい。
ジスタの逆方向電流増幅率β量を高くして高速動作を得
るために、逆方向縦形ＮＰＮトランジスタのベース領域
なＮＷのカラー領域Ｑ５１で取り囲んでホールの逆注入
を抑制して、逆方向電流増幅率βｉを高くすることが知
られている。例えば、特公昭４９−３５０３０号公報に
詳しい。
（ハ）発明が解決しようとする問題点
しかしながらＩＩＬはラテラルＰＮＰ）ランジスタ（Ｑ
、）のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑ、
）のベースとして共用する構造としているため、ラテラ
ルＰＮＰ トランジスタ（Ｑ、）の動作の関係上逆方向
縦形ＮＰＮ）ランジスタ（Ｑ、）の逆βＩを高めるため
にベース領域の全周なＮ＋調のカラー領域（ｌ！１９で
取り囲むことはできない。従りて第３図に示すよ５ＫＰ
型拡散領域（６）とＰ型拡散領域（７）との間にはＮ＋
型のカラー領域ａ９は設け【いないので、その領域から
のホールの逆注入を抑制することができず、逆方向電流
増幅率βｉをあまり大きくすることができなかった。
、）のコレクタを逆方向縦形ＮＰＮ）ランジスタ（Ｑ、
）のベースとして共用する構造としているため、ラテラ
ルＰＮＰ トランジスタ（Ｑ、）の動作の関係上逆方向
縦形ＮＰＮ）ランジスタ（Ｑ、）の逆βＩを高めるため
にベース領域の全周なＮ＋調のカラー領域（ｌ！１９で
取り囲むことはできない。従りて第３図に示すよ５ＫＰ
型拡散領域（６）とＰ型拡散領域（７）との間にはＮ＋
型のカラー領域ａ９は設け【いないので、その領域から
のホールの逆注入を抑制することができず、逆方向電流
増幅率βｉをあまり大きくすることができなかった。
に）問題点を解決するための手段
本発明は上述した従来の問題点を解決すべくなされたも
ので、一導電型の半導体基板とこの基板上に形成された
逆導電型のエピタキシャル層との間に逆導電型の埋め込
み層が設けられ、この埋め込み層上のエピタキシャル層
表面に一導電製のインジェクタ領域およびベース領域が
夫々形成されると共に、このベース領域表面に少なくと
も一つの逆導電型のコレクタ領域が形成された半導体注
入集積論理回路装置において、前記埋め込み層とエピタ
キシャル層との間に、前記ベース領域を取り囲むように
逆導電型の埋め込みカラー領域を前記埋め込み層からは
い上らせて設けると共に、前記ベース領域およびインジ
ェクタ領域を取り囲むように、前記エピタキシャル層表
面に逆導電型のカラー領域を設けたことを特徴とする。
ので、一導電型の半導体基板とこの基板上に形成された
逆導電型のエピタキシャル層との間に逆導電型の埋め込
み層が設けられ、この埋め込み層上のエピタキシャル層
表面に一導電製のインジェクタ領域およびベース領域が
夫々形成されると共に、このベース領域表面に少なくと
も一つの逆導電型のコレクタ領域が形成された半導体注
入集積論理回路装置において、前記埋め込み層とエピタ
キシャル層との間に、前記ベース領域を取り囲むように
逆導電型の埋め込みカラー領域を前記埋め込み層からは
い上らせて設けると共に、前記ベース領域およびインジ
ェクタ領域を取り囲むように、前記エピタキシャル層表
面に逆導電型のカラー領域を設けたことを特徴とする。
（ホ）作用
本発明によれば、ベース領域（７）全周を取り囲む埋め
込みカラー領域（ｌＩ１９と島領域（５）表面に設けた
カラー領域ＱＳとでホールの逆注入を最小限に抑制し逆
方向電流増幅率βｉを高めることができると共に、イン
ジェクタ領域（６）とベース領域（７）との間の島領域
（５）表面にはカラー領域ａ９は設けていないので、ラ
テラルＰＮＰ ）ランジスタ（Ｑ、）の動作に支障をき
たすことはない。
込みカラー領域（ｌＩ１９と島領域（５）表面に設けた
カラー領域ＱＳとでホールの逆注入を最小限に抑制し逆
方向電流増幅率βｉを高めることができると共に、イン
ジェクタ領域（６）とベース領域（７）との間の島領域
（５）表面にはカラー領域ａ９は設けていないので、ラ
テラルＰＮＰ ）ランジスタ（Ｑ、）の動作に支障をき
たすことはない。
（へ）実施例
第１図は本発明によるＩＩＬの原理的構造を断面図にて
示すものである。
示すものである。
同図に示されるＩＩＬはＰ型のシリコン半導体基板（１
）とその基板（１）上にエピタキシャル成長させたＮ−
型のエピタキシャル層（３）との間にＮ＋型の埋め込み
層（２１が設けられると共に１この埋め込み層（２）と
エピタキシャル層（３）との間にベース領域（７１を取
り囲むＮ＋ １１の埋め込みカラー領域（１Ｇが埋め込
み層（２）からはい上らせて設けられている。すなわち
、埋め込み層（２）の不純物（例えばアンチモン（ｓｂ
））拡散速度より拡散速度の速いＮｙＪの不純物（例え
ばリン（乃）を埋め込み層（２）となる堆積層の上へイ
オン注入などくより所定位置に注入する。
）とその基板（１）上にエピタキシャル成長させたＮ−
型のエピタキシャル層（３）との間にＮ＋型の埋め込み
層（２１が設けられると共に１この埋め込み層（２）と
エピタキシャル層（３）との間にベース領域（７１を取
り囲むＮ＋ １１の埋め込みカラー領域（１Ｇが埋め込
み層（２）からはい上らせて設けられている。すなわち
、埋め込み層（２）の不純物（例えばアンチモン（ｓｂ
））拡散速度より拡散速度の速いＮｙＪの不純物（例え
ばリン（乃）を埋め込み層（２）となる堆積層の上へイ
オン注入などくより所定位置に注入する。
そして、基板（１）上にエピタキシャル層（３）を形成
し、このエピタキシャル層（３）をＰ＋型の分離領域（
４）で島状に分離して島領域（５）を形成する拡散処理
で、埋め込み層（２）が所定の巾になると共に埋め込み
層（２）から埋め込みカラー領域αｅがはい上り、所定
の巾を有する埋め込みカラー領域Ｑ６１が形成される。
し、このエピタキシャル層（３）をＰ＋型の分離領域（
４）で島状に分離して島領域（５）を形成する拡散処理
で、埋め込み層（２）が所定の巾になると共に埋め込み
層（２）から埋め込みカラー領域αｅがはい上り、所定
の巾を有する埋め込みカラー領域Ｑ６１が形成される。
島領域（５）表面ＫＰ型のインジェクタ領域（６）とベ
ース領域（７）が形成されている。このベース領域（７
）は埋め込みカラー領域ＨＫ隣接して形成されている。
ース領域（７）が形成されている。このベース領域（７
）は埋め込みカラー領域ＨＫ隣接して形成されている。
更に、ベース領域（６）の表面にはＮ＋型のコレクタ領
域（８１（９）が形成される。また、島領域（５）表面
にはインジェクタ領域（６）およびベース領域（７）を
取り囲むようにＮ＋型のカラー領域（１５１が形成され
る。このカラー領域（１９は埋め込みカラー領域ａｅに
接するよう罠形成されている。そして、エピタキシャル
層（３）表面に設けられた酸化膜（３ａ）上に電極孔を
介して各領域にオーミックコンタクトした電極（１（１
・・・Ｉが配設される。すなわち、インジェクタ領域（
６）Ｋはインジェクタ電極ａα、ベース領域（７）には
ベース電極（１１）、コレクタ領域（８１（９１Ｋはコ
レクタ電極α２（１３がオーミックコンタクトして設け
られていると共に、逆方向縦形ＮＰＮ）ランジスタのエ
ミッタ電極α心はカラー領域α９にオーミックコンタク
トすることにより電極の取り出しが行なわれている。
域（８１（９）が形成される。また、島領域（５）表面
にはインジェクタ領域（６）およびベース領域（７）を
取り囲むようにＮ＋型のカラー領域（１５１が形成され
る。このカラー領域（１９は埋め込みカラー領域ａｅに
接するよう罠形成されている。そして、エピタキシャル
層（３）表面に設けられた酸化膜（３ａ）上に電極孔を
介して各領域にオーミックコンタクトした電極（１（１
・・・Ｉが配設される。すなわち、インジェクタ領域（
６）Ｋはインジェクタ電極ａα、ベース領域（７）には
ベース電極（１１）、コレクタ領域（８１（９１Ｋはコ
レクタ電極α２（１３がオーミックコンタクトして設け
られていると共に、逆方向縦形ＮＰＮ）ランジスタのエ
ミッタ電極α心はカラー領域α９にオーミックコンタク
トすることにより電極の取り出しが行なわれている。
本発明の特徴は、第１図に示すように、ベース領域（７
）の全局を埋め込みカラー領域（１６１で取り囲むと共
に１ペース領域（７）およびインジェクタ領域（６）の
周囲をカラー領域（１５１で取り囲んだことＫある。
）の全局を埋め込みカラー領域（１６１で取り囲むと共
に１ペース領域（７）およびインジェクタ領域（６）の
周囲をカラー領域（１５１で取り囲んだことＫある。
ベース領域（７）とインジェクタ領域（６）との開を除
いてベース領域（７）の側面は埋め込みカラー領域ｔｔ
ｅとカラー領域（１５１で取り囲まれる。そして、ベー
ス領域（７）とインジェクタ領域（６）との間は埋め込
みカラー領域αｅがベース領域（７）に隣接して設けら
れる。
いてベース領域（７）の側面は埋め込みカラー領域ｔｔ
ｅとカラー領域（１５１で取り囲まれる。そして、ベー
ス領域（７）とインジェクタ領域（６）との間は埋め込
みカラー領域αｅがベース領域（７）に隣接して設けら
れる。
従って、サイドウオールでのホールの逆注入を埋め込み
カラー領域（１６１とカラー領域αりとで抑制すること
ができるので、逆方向電流増幅率βｉｋ従来装置よりも
高くでき、ＩＩＬの高速動作が可能となる。
カラー領域（１６１とカラー領域αりとで抑制すること
ができるので、逆方向電流増幅率βｉｋ従来装置よりも
高くでき、ＩＩＬの高速動作が可能となる。
また、ベース領域（７）とインジェクタ領域（６）との
間の島領域（５）表面には高濃度領域が存在しないので
、ラテラルＰＮＰ）ランジスタ（Ｑ、）の注入効率等を
低下させることもない。
間の島領域（５）表面には高濃度領域が存在しないので
、ラテラルＰＮＰ）ランジスタ（Ｑ、）の注入効率等を
低下させることもない。
（ト）発明の詳細
な説明したように、本発明によるＩＩＬによれば、ラテ
ラルＰＮＰ）ランジスタの動作に影響を与えずに、サイ
ドウオールからのホールの逆注入を太幅に抑制すること
ができ、逆方向電流増幅率βｉを高くして、ＩＩＬの高
速動作が可能になる。
ラルＰＮＰ）ランジスタの動作に影響を与えずに、サイ
ドウオールからのホールの逆注入を太幅に抑制すること
ができ、逆方向電流増幅率βｉを高くして、ＩＩＬの高
速動作が可能になる。
第１図は本発明によるＩＩＬの原理的構造を示す断面図
、第２図はＩＩＬの回路図、第３図は従来のＩＩＬ構造
を示す断面図である。 （１）・・・半導体基板、 （２）・・・埋め込み層、
（３）・・・エピタキシャル層、（６）・・・インジ
ェクタ領域、（７）・・・ベース領域、（８）、（９）
・・・コレクタ領域、ａＳ・・・カラー領域、 任ｅ・
・・埋め込みカラー領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 末 弟１図 第５２図 ■
、第２図はＩＩＬの回路図、第３図は従来のＩＩＬ構造
を示す断面図である。 （１）・・・半導体基板、 （２）・・・埋め込み層、
（３）・・・エピタキシャル層、（６）・・・インジ
ェクタ領域、（７）・・・ベース領域、（８）、（９）
・・・コレクタ領域、ａＳ・・・カラー領域、 任ｅ・
・・埋め込みカラー領域。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 末 弟１図 第５２図 ■
Claims (1)
- （１）一導電型の半導体基板とこの基板上に形成された
逆導電型のエピタキシャル層との間に逆導電型の埋め込
み層が設けられ、この埋め込み層上のエピタキシャル層
表面に一導電型のインジェクタ領域およびベース領域が
夫々形成されると共に、このベース領域表面に少なくと
も一つの逆導電型のコレクタ領域が形成された半導体注
入集積論理回路装置において、前記埋め込み層とエピタ
キシャル層との間に、前記ベース領域を取り囲むように
逆導電塵の埋め込みカラー領域を前記埋め込み層からは
い上らせて設けると共に、前記ベース領域およびインジ
ェクタ領域を取り囲むように、前記エピタキシャル層表
面に逆導電型のカラー領域を設けたことを特徴とする半
導体注入集積論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16255084A JPS6142165A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16255084A JPS6142165A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142165A true JPS6142165A (ja) | 1986-02-28 |
| JPH0439788B2 JPH0439788B2 (ja) | 1992-06-30 |
Family
ID=15756718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16255084A Granted JPS6142165A (ja) | 1984-08-01 | 1984-08-01 | 半導体注入集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102494A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体集積回路およびその製造方法 |
-
1984
- 1984-08-01 JP JP16255084A patent/JPS6142165A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102494A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439788B2 (ja) | 1992-06-30 |
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