JPS6130055A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6130055A JPS6130055A JP15059684A JP15059684A JPS6130055A JP S6130055 A JPS6130055 A JP S6130055A JP 15059684 A JP15059684 A JP 15059684A JP 15059684 A JP15059684 A JP 15059684A JP S6130055 A JPS6130055 A JP S6130055A
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- Japan
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- film
- thin film
- wiring
- aperture
- opening
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジスタ、抵抗、コンデンサ等の機能素子
およびこれらを接続する配線等が塔載される半導体集積
回路の製造方法に関する。
およびこれらを接続する配線等が塔載される半導体集積
回路の製造方法に関する。
半導体集積回路を高密度化する手段として現在盛んに開
発されている技術に、機能素子や配線のサイズを小形化
する微細化技術や金属配線を多層化する多層配線技術が
ある。あるいは、機能素子を複数層形成した多層構造集
積回路も、高密度化を実現する手段として期待されてい
る。これらの技術の中で、多層配線を有する半導体集積
回路や多層構造集積回路は、信号線や電源線が幾層も存
在するため、半導体基板上に形成されている機能素子平
面配線から成る活性層の厚さが厚くなる。
発されている技術に、機能素子や配線のサイズを小形化
する微細化技術や金属配線を多層化する多層配線技術が
ある。あるいは、機能素子を複数層形成した多層構造集
積回路も、高密度化を実現する手段として期待されてい
る。これらの技術の中で、多層配線を有する半導体集積
回路や多層構造集積回路は、信号線や電源線が幾層も存
在するため、半導体基板上に形成されている機能素子平
面配線から成る活性層の厚さが厚くなる。
従って、層間の接続を行なうスルーホールの深さが深く
なる、あるいは、各層の表面を十分に平坦化しないと、
上層の活性層の作製が難しい等、これらの集積回路には
解決すべき問題が残されている。
なる、あるいは、各層の表面を十分に平坦化しないと、
上層の活性層の作製が難しい等、これらの集積回路には
解決すべき問題が残されている。
従来から知られている各層の平面配線を接続する方法を
第５図に示す。第５図（、）は半導体装置６０１上に設
けられた二酸化シリコン等の絶縁膜６０２中にアルミニ
ウム等の第１の水平配線６０３を形成した集積回路の断
面図である。第５図（ｂ）は、写真喰刻法を用いて第１
の水平配線６０３上の絶縁膜６０２を開口してスルーホ
ール６０４を形成したものである。−例として６０２が
二酸化シリコンの場合、フォトレジストをマスクとした
フッ酸によるエツチングが知られている。次に、アルミ
ニウム等の導電膜を全面に形成し、最後に写真喰刻法で
パターニングしたフォトレジストをマスクとしてリン酸
等を用いて導電膜をパターニングし第５図（ｃ）に示す
第２の水平配線６０５を形成する。この結果、第１の水
平配線６０３と第２の水平配線６０５が接続される。
第５図に示す。第５図（、）は半導体装置６０１上に設
けられた二酸化シリコン等の絶縁膜６０２中にアルミニ
ウム等の第１の水平配線６０３を形成した集積回路の断
面図である。第５図（ｂ）は、写真喰刻法を用いて第１
の水平配線６０３上の絶縁膜６０２を開口してスルーホ
ール６０４を形成したものである。−例として６０２が
二酸化シリコンの場合、フォトレジストをマスクとした
フッ酸によるエツチングが知られている。次に、アルミ
ニウム等の導電膜を全面に形成し、最後に写真喰刻法で
パターニングしたフォトレジストをマスクとしてリン酸
等を用いて導電膜をパターニングし第５図（ｃ）に示す
第２の水平配線６０５を形成する。この結果、第１の水
平配線６０３と第２の水平配線６０５が接続される。
本方法には、スルーホール６０４の深さが深い場合に、
第２の水平配線６０５がスルーホール６０４の断差の部
分で断線する可能性が高い、また、第２の水平配線６０
５の表面の凹凸が激しくなシ、更に第３の水平配線を形
成することが難しい、等の欠点がある。先に述べた多層
配線を有する半導体集積回路や多層構造集積回路の層間
の接続を行なう工程に、第５図の方法は適さない。
第２の水平配線６０５がスルーホール６０４の断差の部
分で断線する可能性が高い、また、第２の水平配線６０
５の表面の凹凸が激しくなシ、更に第３の水平配線を形
成することが難しい、等の欠点がある。先に述べた多層
配線を有する半導体集積回路や多層構造集積回路の層間
の接続を行なう工程に、第５図の方法は適さない。
これを解決する方法として、前記スルーホール内に各層
の水平配線と別に、金属を埋め込んだ垂直配線を形成し
、これを介して各層の配線間を接続する方法が考えられ
る。この方法の一例を第５図に示す。５０１はシリコン
等の半導体基板、５０３および５０３′は第１層目の水
平配線、５０５は第２層目の水平配線、５０２ ｐ ５
０４−５０６は二酸化シリコン等の絶縁膜、５０８，５
０８’はスルーホール５０７・５０７′に埋め込まれた
垂直配線である。このような構造にすれば、スルーホー
ル５０７ｐ５０７’の深さに関係なく、第５図に示した
スルーホールによる表面の凹凸が阻止できるから、従来
方法の欠点も除去できる。
の水平配線と別に、金属を埋め込んだ垂直配線を形成し
、これを介して各層の配線間を接続する方法が考えられ
る。この方法の一例を第５図に示す。５０１はシリコン
等の半導体基板、５０３および５０３′は第１層目の水
平配線、５０５は第２層目の水平配線、５０２ ｐ ５
０４−５０６は二酸化シリコン等の絶縁膜、５０８，５
０８’はスルーホール５０７・５０７′に埋め込まれた
垂直配線である。このような構造にすれば、スルーホー
ル５０７ｐ５０７’の深さに関係なく、第５図に示した
スルーホールによる表面の凹凸が阻止できるから、従来
方法の欠点も除去できる。
本発明は、以上の点を考慮し、第５図の垂直配線を形成
する場合を一例としたような、半導体基板表面に形成さ
れた凹部に金属あるいは絶縁膜を埋め込む方法を提供す
るものである。
する場合を一例としたような、半導体基板表面に形成さ
れた凹部に金属あるいは絶縁膜を埋め込む方法を提供す
るものである。
本発明は、半導体基板表面の全面に形成されている第１
の薄膜上に第２の薄膜を形成し、写真喰刻技術を用いて
該第２の薄膜の一部分に、第２の薄膜を貫通する開口部
を設け、引き続き、第２の薄膜をマスクとして第１の薄
膜をエツチングし、第１の薄膜に開口部を設けた後、半
導体基板表面の全面に第３の薄膜を形成し、最後に第２
の薄膜 ′を除去することにより第２の薄膜上に形成さ
れている第３の薄膜をも除去し、第１の薄膜の開口部に
第３の薄膜を選択的に残すことを特徴とする半導体装置
の製造方法である。
の薄膜上に第２の薄膜を形成し、写真喰刻技術を用いて
該第２の薄膜の一部分に、第２の薄膜を貫通する開口部
を設け、引き続き、第２の薄膜をマスクとして第１の薄
膜をエツチングし、第１の薄膜に開口部を設けた後、半
導体基板表面の全面に第３の薄膜を形成し、最後に第２
の薄膜 ′を除去することにより第２の薄膜上に形成さ
れている第３の薄膜をも除去し、第１の薄膜の開口部に
第３の薄膜を選択的に残すことを特徴とする半導体装置
の製造方法である。
以下、図面を用いて本発明の詳細な説明する。
第１図（、）〜（−は、本発明による製造工程の流れを
示したものである。１０１は、トランジスタ等があらか
じめ形成された半導体基板である。ここでは、１０１を
シリコン単結晶等の単一素材のみでなく、表面上に二酸
化シリコン膜等の薄膜が形成されている場合も含むもの
とする。
示したものである。１０１は、トランジスタ等があらか
じめ形成された半導体基板である。ここでは、１０１を
シリコン単結晶等の単一素材のみでなく、表面上に二酸
化シリコン膜等の薄膜が形成されている場合も含むもの
とする。
第１図（、）は第１の薄膜１０２および第２の薄膜１０
３が１０１表面上に順次形成された構造を示したもので
ある。以下の説明では一例として第１の薄膜１０２を二
酸化シリコン等の絶縁膜、第２の薄膜１０３をフォトレ
ジスト膜とする。次に写真喰刻法を用いて１０３の一部
に１０３を貫通する開口部１０４を形成し、第１図（ｂ
）の様な構造を得る。
３が１０１表面上に順次形成された構造を示したもので
ある。以下の説明では一例として第１の薄膜１０２を二
酸化シリコン等の絶縁膜、第２の薄膜１０３をフォトレ
ジスト膜とする。次に写真喰刻法を用いて１０３の一部
に１０３を貫通する開口部１０４を形成し、第１図（ｂ
）の様な構造を得る。
更に、１０３をマスクとして四酸化炭素ガス等を用いた
ドライエツチング法で二酸化シリコン膜１０２をエツチ
ングし、第１図（ｃ）に示す開口部１０４′を形成する
。この後、例えば真空蒸着法等を用いて、アルミニウム
等の第３の薄膜を二酸化シリコン膜１０２の膜厚に等し
い膜厚だけ第１図（ｃ）の表面に形成することにより、
第１図（ｄ）が得られる。第１図（ｄ）では、開口部１
０４′中に形成された第３の薄膜を１０５、開口部以外
の１０３上に形成された第３の薄膜を１０５′とする。
ドライエツチング法で二酸化シリコン膜１０２をエツチ
ングし、第１図（ｃ）に示す開口部１０４′を形成する
。この後、例えば真空蒸着法等を用いて、アルミニウム
等の第３の薄膜を二酸化シリコン膜１０２の膜厚に等し
い膜厚だけ第１図（ｃ）の表面に形成することにより、
第１図（ｄ）が得られる。第１図（ｄ）では、開口部１
０４′中に形成された第３の薄膜を１０５、開口部以外
の１０３上に形成された第３の薄膜を１０５′とする。
最後に７オトレジスト１０３を除去すれば、１０３上の
１０５′も除去されるから、最終的に第１図（ｅ）の様
に第１の薄膜１０２の開口部に第３の薄膜１０５が埋め
込まれ、表面が平坦な構造となる。１０３がシラプレー
社Ａ Ｚ −１４５０Ｊフオトレジストの場合、アセト
ンやシラプレー社１１１２人剥離液が１０３の除去剤と
して知られている。１０５は、第５図における垂直配線
５０７ 、５０７’となシ得るから、本発明の目的が達
成される。
１０５′も除去されるから、最終的に第１図（ｅ）の様
に第１の薄膜１０２の開口部に第３の薄膜１０５が埋め
込まれ、表面が平坦な構造となる。１０３がシラプレー
社Ａ Ｚ −１４５０Ｊフオトレジストの場合、アセト
ンやシラプレー社１１１２人剥離液が１０３の除去剤と
して知られている。１０５は、第５図における垂直配線
５０７ 、５０７’となシ得るから、本発明の目的が達
成される。
第１図では第１の薄膜と第３の薄膜の膜厚が等しい場合
について述べたが、これに限るものでない。第１の薄膜
よシ第３の薄膜の膜厚の方が厚い場合は、第２図（ａ）
のように、開口部の第３の薄膜が飛び出した構造が得ら
れる。一方、第１の薄膜より第３の薄膜の膜厚の方が薄
い場合は、第２図（ｂ）のようにすることができる。あ
るいは、第１図（ｃ）において第１の薄膜に開口部１０
４′を設ける際にこれを貫通孔とし力い場合は、第２図
（Ｃ）のようにすることができる。
について述べたが、これに限るものでない。第１の薄膜
よシ第３の薄膜の膜厚の方が厚い場合は、第２図（ａ）
のように、開口部の第３の薄膜が飛び出した構造が得ら
れる。一方、第１の薄膜より第３の薄膜の膜厚の方が薄
い場合は、第２図（ｂ）のようにすることができる。あ
るいは、第１図（ｃ）において第１の薄膜に開口部１０
４′を設ける際にこれを貫通孔とし力い場合は、第２図
（Ｃ）のようにすることができる。
第３図は、第２図（、）の具体的な応用例である。
すなわち、半導体基板３０１上に形成されている二酸化
シリコン等の絶縁膜３０２に埋め込まれたアルミニウム
等の金属配線３０３に、外部との接続線を設けるために
金等の金属バンプ３０４を形成したものである。３０４
を形成する工程、すなわち、３０３上の３０２に開口部
を設け、この開口部に金属を埋め込み３０４を形成する
工程に、第１図に示す本発明を用いる。第４図に示した
集積回路を２個準備し、それぞれの金属バングが接する
様に対向させ、金属バンプ同志を熱圧着等の手法を用い
て貼シ合わせることによ如、２層構造の多層構造集積回
路が実現できる。
シリコン等の絶縁膜３０２に埋め込まれたアルミニウム
等の金属配線３０３に、外部との接続線を設けるために
金等の金属バンプ３０４を形成したものである。３０４
を形成する工程、すなわち、３０３上の３０２に開口部
を設け、この開口部に金属を埋め込み３０４を形成する
工程に、第１図に示す本発明を用いる。第４図に示した
集積回路を２個準備し、それぞれの金属バングが接する
様に対向させ、金属バンプ同志を熱圧着等の手法を用い
て貼シ合わせることによ如、２層構造の多層構造集積回
路が実現できる。
第４図は、第１図に示した製造工程を埋め込み型金属配
線に応用した場合である。４０１ν４０２り４０３はそ
れぞれ第１図の１０１ Ｐ １０２ ｊ １０５に相当
する。この結果、金属配線が形成された後も、この金属
配線による表面の凹凸が殆どなくなる。従って、この表
面に絶縁膜を形成した後、第２の金属配線を形成する場
合、従来、表面の凹凸部分で発生していた断線が防止で
きる。
線に応用した場合である。４０１ν４０２り４０３はそ
れぞれ第１図の１０１ Ｐ １０２ ｊ １０５に相当
する。この結果、金属配線が形成された後も、この金属
配線による表面の凹凸が殆どなくなる。従って、この表
面に絶縁膜を形成した後、第２の金属配線を形成する場
合、従来、表面の凹凸部分で発生していた断線が防止で
きる。
第１図の説明では、１０２．を絶縁膜１０５ 、１０５
’を金属膜として説明したが、これに限るものでない。
’を金属膜として説明したが、これに限るものでない。
例えば、二酸化シリコンと窒化シリコンの様な異なる絶
縁膜、あるいは異種金属膜を１０２１１０５に適用する
場合も含まれる。
縁膜、あるいは異種金属膜を１０２１１０５に適用する
場合も含まれる。
本発明の方法ではセルファジィンメントで凹部に金属膜
や絶縁膜を形成できる。従って、本発明を用いれば、埋
め込み形の水平、配線や一多層配線間を接続する垂直配
線を実現できる。また、本発明を金属バンプ形成に用い
れに、多層構造集積回路も実現できる。
や絶縁膜を形成できる。従って、本発明を用いれば、埋
め込み形の水平、配線や一多層配線間を接続する垂直配
線を実現できる。また、本発明を金属バンプ形成に用い
れに、多層構造集積回路も実現できる。
第１図は本発明による製造工程流れ図である。
１０１は半導体基板、１０２ｐ１０３は第１および第２
の薄膜、１０４９１０４′は、開口部、１０５は、１０
２の開口部１０４′に埋め込まれた第３の薄膜である。 る。３０１と４０１．３０２と４０２．３０４と４０３
はそれぞれ第１図の１０１ 、１”６２，１０５に相当
する。 ５０３．５０さ′は第１の水平配線、５０５は第２の水
平配線、５０８ 、５０８’は第１の水平配線と第１図 ７１図 第２図 第３図 ３０４金属バンプ ３０３金属配線 第５図 ｆｔ １月 ５０１：半導体基板 ５０２．５０４，５０６＋絶縁膜 ５０３．５０３’：１層目の水平配線 ５０７．５０７’ニスルーホール ５０８．５０８’：垂直配線 ５０５Ｆ２層目の水平配線
の薄膜、１０４９１０４′は、開口部、１０５は、１０
２の開口部１０４′に埋め込まれた第３の薄膜である。 る。３０１と４０１．３０２と４０２．３０４と４０３
はそれぞれ第１図の１０１ 、１”６２，１０５に相当
する。 ５０３．５０さ′は第１の水平配線、５０５は第２の水
平配線、５０８ 、５０８’は第１の水平配線と第１図 ７１図 第２図 第３図 ３０４金属バンプ ３０３金属配線 第５図 ｆｔ １月 ５０１：半導体基板 ５０２．５０４，５０６＋絶縁膜 ５０３．５０３’：１層目の水平配線 ５０７．５０７’ニスルーホール ５０８．５０８’：垂直配線 ５０５Ｆ２層目の水平配線
Claims (1)
- 半導体基板表面の全面に形成されている第１の薄膜上
に第２の薄膜を形成し、写真喰刻技術を用いて該第２の
薄膜の一部分に、第２の薄膜を貫通する開口部を設け、
引き続き、第２の薄膜をマスクとして第１の薄膜をエッ
チングし、第１の薄膜に開口部を設けた後、半導体基板
表面の全面に第３の薄膜を形成し、最後に第２の薄膜を
除去することにより第２の薄膜上に形成されている第３
の薄膜をも除去し、第１の薄膜の開口部に第３の薄膜を
選択的に残すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15059684A JPS6130055A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15059684A JPS6130055A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130055A true JPS6130055A (ja) | 1986-02-12 |
Family
ID=15500335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15059684A Pending JPS6130055A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130055A (ja) |
-
1984
- 1984-07-20 JP JP15059684A patent/JPS6130055A/ja active Pending
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