JPS6076143A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6076143A JPS6076143A JP18475483A JP18475483A JPS6076143A JP S6076143 A JPS6076143 A JP S6076143A JP 18475483 A JP18475483 A JP 18475483A JP 18475483 A JP18475483 A JP 18475483A JP S6076143 A JPS6076143 A JP S6076143A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- wirings
- wiring layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明は半導体装置の製造方法に関し、特に集積回路の
配線層の形成方法に関するものである。
配線層の形成方法に関するものである。
（２）従来技術の説明
従来半導体装置の配線層の形成は半導体基板上の絶縁膜
にコンタクト孔を開口し、その上に配線物質を付着させ
、フォトエツチング法により配線層を形成する方法をと
っている。この方法によると配線層において配線のある
部分と配線のない部分で段差が生じ、特に二層以上の配
線層をもつ半導体装置においては、配線残シあるいは配
線段切れとなる可能性が高くなシ、これが多層配線系を
持つ集積回路の配線の信頼性をさげ歩留シ低下の原因と
なるような欠点があった。
にコンタクト孔を開口し、その上に配線物質を付着させ
、フォトエツチング法により配線層を形成する方法をと
っている。この方法によると配線層において配線のある
部分と配線のない部分で段差が生じ、特に二層以上の配
線層をもつ半導体装置においては、配線残シあるいは配
線段切れとなる可能性が高くなシ、これが多層配線系を
持つ集積回路の配線の信頼性をさげ歩留シ低下の原因と
なるような欠点があった。
（３） 発明の詳細な説明
本発明は、従来の半導体装置の製造設備を用い半導体基
板上の絶縁膜に形成した溝に配線層を収容し、配線層の
段差を平担化することによって配線残少をなくシ、さら
に多層配線時の下層段差による配線段切れを防止するこ
とができる多層配線の形成方法を提供することを目的と
するものである０ （４）発明の構成 半導体基板上の絶縁膜にコンタクト孔を開口しその上に
配線物質を付着させ配線層を形成する工程をもつ集積回
路装置において配線層を収容する溝を絶縁膜に形成する
ことにょシ配線残りがなく配線段差を平担化することに
よシ配線段切れを防止することができる配線層を有する
ことを特徴とした半導体装１４の製造方法である０ （５）実施例の説明 次に本発明の実施例について図面を参照して説明する。
板上の絶縁膜に形成した溝に配線層を収容し、配線層の
段差を平担化することによって配線残少をなくシ、さら
に多層配線時の下層段差による配線段切れを防止するこ
とができる多層配線の形成方法を提供することを目的と
するものである０ （４）発明の構成 半導体基板上の絶縁膜にコンタクト孔を開口しその上に
配線物質を付着させ配線層を形成する工程をもつ集積回
路装置において配線層を収容する溝を絶縁膜に形成する
ことにょシ配線残りがなく配線段差を平担化することに
よシ配線段切れを防止することができる配線層を有する
ことを特徴とした半導体装１４の製造方法である０ （５）実施例の説明 次に本発明の実施例について図面を参照して説明する。
第１図は従来技術によシ形成した一層配線系のコンタク
ト部分の断面図でるる。半導体基板１０１上に絶縁膜１
０２を気相成長法などの方法によって付着させ、所望の
位置にコンタクト孔１０３をフォトエツチング法によシ
開口する。その後配線物質１０４を付着させフォトエツ
チング法により配線層を形成し、最後に保護膜１０５を
気相成長法などの方法によって付着させている。
ト部分の断面図でるる。半導体基板１０１上に絶縁膜１
０２を気相成長法などの方法によって付着させ、所望の
位置にコンタクト孔１０３をフォトエツチング法によシ
開口する。その後配線物質１０４を付着させフォトエツ
チング法により配線層を形成し、最後に保護膜１０５を
気相成長法などの方法によって付着させている。
第２図は本発明の一実施例の方法を示すものである。例
として一層配線系の場合を示す。従来技術により半導体
基板２０１上に絶縁膜２０２を成長させ配線層のマスク
を用いフォトエツチング法によって配線層を収容する溝
２０３を形成する０その後フォトエツチング法によって
所望の位置にコンタクト孔２０４を開口し、さらに十盆
の膜厚のある配線物質２０５を付着させる。この配線物
質を配線層マスクによってフォトエツチングし配線物質
を適切にエツチングすることにより平担化された配線層
が形成される。尚この時必訝に応じてレジスト２０６を
除去後軽く配線物質をエツチングし配線層を整形する工
程を加える。その後保護膜２０８を成長させて一層配線
は終了する。以上一層配線系について説明したが本発明
は二層三層等の多層配線の場合にも適応でき多層となる
ほど配線段差が緩和されるので配線残シによる線間短絡
や下層段差による配線段切れなどを防止することができ
信頼性の高い多層配線を実現することができる。
として一層配線系の場合を示す。従来技術により半導体
基板２０１上に絶縁膜２０２を成長させ配線層のマスク
を用いフォトエツチング法によって配線層を収容する溝
２０３を形成する０その後フォトエツチング法によって
所望の位置にコンタクト孔２０４を開口し、さらに十盆
の膜厚のある配線物質２０５を付着させる。この配線物
質を配線層マスクによってフォトエツチングし配線物質
を適切にエツチングすることにより平担化された配線層
が形成される。尚この時必訝に応じてレジスト２０６を
除去後軽く配線物質をエツチングし配線層を整形する工
程を加える。その後保護膜２０８を成長させて一層配線
は終了する。以上一層配線系について説明したが本発明
は二層三層等の多層配線の場合にも適応でき多層となる
ほど配線段差が緩和されるので配線残シによる線間短絡
や下層段差による配線段切れなどを防止することができ
信頼性の高い多層配線を実現することができる。
第３図は本発明を二層配線に適応した場合を示す０
（６） 発明の詳細な説明
本発明は以上説明したようにコンタクト孔を開孔する前
に、絶縁膜に配線１−を収容する溝を形成することによ
って段差のない高信頼性の配線層を形成することができ
る効果がある。
に、絶縁膜に配線１−を収容する溝を形成することによ
って段差のない高信頼性の配線層を形成することができ
る効果がある。
第１図は従来技術により形成した、一層配線系のコンタ
クト部の断面図、第２図（Ａ）〜（ｑは本発明の一層配
線系の一実施例を示すコンタクト部の断面図、第３図は
本発明の二層配線系の一実施例を示す断面図である。 尚、図において、１０１・・・・・・半導体基板、１０
２・・・・・・絶縁膜、１０３・・・・・・コンタクト
孔、１０４・・・・・・配線物質、１０５・・・・・・
保護膜、２０１・・・・・・半導体基板、２０２・・・
・・・絶縁膜、２０３・・・・・・配線層を収容する溝
、２０４・・・・・・コンタクト孔、２０５・・・・・
・配線物質、２０６・・・・・・パターニングされたフ
ォトレジスト、２０７・・・・・・整形された配線物質
、２０８・・・・・・保護膜、３０１・・・・・・半導
体基板、３０２・・・・・・絶縁膜、３０３・・・・・
・二層目の絶縁膜、３０４・・・・・・整形された二層
目の配線物質、３０５・・・・・・保護膜である。 ２０３ 箭７図 躬７図 第３図
クト部の断面図、第２図（Ａ）〜（ｑは本発明の一層配
線系の一実施例を示すコンタクト部の断面図、第３図は
本発明の二層配線系の一実施例を示す断面図である。 尚、図において、１０１・・・・・・半導体基板、１０
２・・・・・・絶縁膜、１０３・・・・・・コンタクト
孔、１０４・・・・・・配線物質、１０５・・・・・・
保護膜、２０１・・・・・・半導体基板、２０２・・・
・・・絶縁膜、２０３・・・・・・配線層を収容する溝
、２０４・・・・・・コンタクト孔、２０５・・・・・
・配線物質、２０６・・・・・・パターニングされたフ
ォトレジスト、２０７・・・・・・整形された配線物質
、２０８・・・・・・保護膜、３０１・・・・・・半導
体基板、３０２・・・・・・絶縁膜、３０３・・・・・
・二層目の絶縁膜、３０４・・・・・・整形された二層
目の配線物質、３０５・・・・・・保護膜である。 ２０３ 箭７図 躬７図 第３図
Claims (1)
- 半導体基板上の絶縁膜にコンタクト孔を開口する工程と
、その上に配線物質を付着させ配線層を形成する工程と
を有する集積回路装置において、絶縁膜に配線層を収容
する溝を形成する工程を有したことを特徴とした半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18475483A JPS6076143A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18475483A JPS6076143A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076143A true JPS6076143A (ja) | 1985-04-30 |
Family
ID=16158756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18475483A Pending JPS6076143A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076143A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219639A (ja) * | 1986-03-20 | 1987-09-26 | Sony Corp | 半導体装置の製造方法 |
| JPH01225122A (ja) * | 1988-03-04 | 1989-09-08 | Toshiba Corp | 半導体装置の製造方法 |
| US5055426A (en) * | 1990-09-10 | 1991-10-08 | Micron Technology, Inc. | Method for forming a multilevel interconnect structure on a semiconductor wafer |
| US5091339A (en) * | 1990-07-23 | 1992-02-25 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming vias and channels in multilayer electrical interconnects |
-
1983
- 1983-10-03 JP JP18475483A patent/JPS6076143A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219639A (ja) * | 1986-03-20 | 1987-09-26 | Sony Corp | 半導体装置の製造方法 |
| JPH01225122A (ja) * | 1988-03-04 | 1989-09-08 | Toshiba Corp | 半導体装置の製造方法 |
| US5091339A (en) * | 1990-07-23 | 1992-02-25 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming vias and channels in multilayer electrical interconnects |
| US5055426A (en) * | 1990-09-10 | 1991-10-08 | Micron Technology, Inc. | Method for forming a multilevel interconnect structure on a semiconductor wafer |
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