JPS61276398A - 多層回路基板 - Google Patents
多層回路基板Info
- Publication number
- JPS61276398A JPS61276398A JP60116697A JP11669785A JPS61276398A JP S61276398 A JPS61276398 A JP S61276398A JP 60116697 A JP60116697 A JP 60116697A JP 11669785 A JP11669785 A JP 11669785A JP S61276398 A JPS61276398 A JP S61276398A
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- JP
- Japan
- Prior art keywords
- circuit board
- polyimide
- multilayer circuit
- insulating layer
- ceramic substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータ装置あるいは電子交換装置等にお
いて用いられる回路基板に関し、特にＬＳＩ実装用の高
密度多層回路基板の構造に関する。
いて用いられる回路基板に関し、特にＬＳＩ実装用の高
密度多層回路基板の構造に関する。
従来この種の多層基板では、ポリイミド樹脂と薄膜回路
とを構成する回路基板（例えば特公昭５６−３２８００
公報）および光硬化性ポリイミドを利用した回路基板（
例えばｒ Ｈｉｇｈ ＤｅｎｓｉｔｙＭｕｌｔｉＬ龜ｙ
ｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｏｎ ｗｉｔｈ ｐｈ
ｏｔｏ−ｓｅｎａｉｔｉｖｅ−ｐｏｌｙｉｍｉｄｅ Ｄ
ｉｅｌｅｃｔｒｉｃ ａｎｄ Ｅｌｅｃｔｒｏｐｌａｔ
ｉｎｇＣｏｎｄｕｃｔｏｎ ＪＯ５６９−５５０３／８
４１００００−００８２．１９８４ ＩＥＥＥ）がある
。
とを構成する回路基板（例えば特公昭５６−３２８００
公報）および光硬化性ポリイミドを利用した回路基板（
例えばｒ Ｈｉｇｈ ＤｅｎｓｉｔｙＭｕｌｔｉＬ龜ｙ
ｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｏｎ ｗｉｔｈ ｐｈ
ｏｔｏ−ｓｅｎａｉｔｉｖｅ−ｐｏｌｙｉｍｉｄｅ Ｄ
ｉｅｌｅｃｔｒｉｃ ａｎｄ Ｅｌｅｃｔｒｏｐｌａｔ
ｉｎｇＣｏｎｄｕｃｔｏｎ ＪＯ５６９−５５０３／８
４１００００−００８２．１９８４ ＩＥＥＥ）がある
。
上述した従来の回路基板ではポリイミド樹脂を絶縁層と
し多層回路を形成している。しかしポリイミド樹脂自体
は耐熱性および耐薬品性等では大変優れているにもかか
わらず硬度特に機械的強度に弱点がある。このため、ポ
リイミド上にＩＣもしくはＬＳＩのチップを投載し、ワ
イヤーデンディングや超音波デンディングを行うとポリ
イミド絶縁層にクラック破壊を生ずることになる。また
ＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｉｃ Ｂｏｎｄｉ
ｎｇ ）テープを利用したＬＳＩの場合もＡｕ−Ａｕ熱
圧着デンディング時に下層のポリイミドクラック破壊を
生じるという欠点がある。
し多層回路を形成している。しかしポリイミド樹脂自体
は耐熱性および耐薬品性等では大変優れているにもかか
わらず硬度特に機械的強度に弱点がある。このため、ポ
リイミド上にＩＣもしくはＬＳＩのチップを投載し、ワ
イヤーデンディングや超音波デンディングを行うとポリ
イミド絶縁層にクラック破壊を生ずることになる。また
ＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｉｃ Ｂｏｎｄｉ
ｎｇ ）テープを利用したＬＳＩの場合もＡｕ−Ａｕ熱
圧着デンディング時に下層のポリイミドクラック破壊を
生じるという欠点がある。
したが゛って本発明の目的は、ポリイミド樹脂内にガラ
スフィラーを充填し、ポンディングや熱圧着等に対する
機械的強度を向上させる回路基板を提供することにある
。
スフィラーを充填し、ポンディングや熱圧着等に対する
機械的強度を向上させる回路基板を提供することにある
。
上記の目的を達成するために９本発明に係る多層回路基
板は、セラミック基板と、該セラミック基板上に形成さ
れた回路・ぐターンと、前記基板および前記回路パター
ン上に形成された少なくとも１層のガラスフィラー入り
ポリイミド樹脂絶縁層とを有している。
板は、セラミック基板と、該セラミック基板上に形成さ
れた回路・ぐターンと、前記基板および前記回路パター
ン上に形成された少なくとも１層のガラスフィラー入り
ポリイミド樹脂絶縁層とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である多層回路基板の断面図
である。この多層回路基板は、９７％アルミナから成る
セラミック基板１と、スノクッタリング膜（Ｃｒ、Ｐｄ
あるいはＴｉ ）およびメッキ（ＡｕあるいはＣｕ）で
形成された第１の導体層２と、この第１の導体層２上に
コーティングされた後上下層を接続するためのり゛イア
ホール３が明けられたガラスフィラー入りポリイミド第
１絶縁層４と。
である。この多層回路基板は、９７％アルミナから成る
セラミック基板１と、スノクッタリング膜（Ｃｒ、Ｐｄ
あるいはＴｉ ）およびメッキ（ＡｕあるいはＣｕ）で
形成された第１の導体層２と、この第１の導体層２上に
コーティングされた後上下層を接続するためのり゛イア
ホール３が明けられたガラスフィラー入りポリイミド第
１絶縁層４と。
前記導体層２と同じくス・母ツタリングおよびメッキで
形成された第２の導体層５と、前記絶縁層４と同じくグ
イアホール６が明けられたガラスフィラー入りポリイミ
ド第２絶縁層７と、スノｅツタリング膜（Ｏｒ 、 Ｐ
ｄあるいはＴｉ ）およびメッキ（Ａｕ）で形成された
入出力パッド８とから成る。更に第２絶縁層７上にグイ
ボンドされたＴＡＢＩＣチップ９とＡｕ−Ａｕ熱圧着さ
れたＩＣリード線１０が形成されて電子回路パッケージ
となる。
形成された第２の導体層５と、前記絶縁層４と同じくグ
イアホール６が明けられたガラスフィラー入りポリイミ
ド第２絶縁層７と、スノｅツタリング膜（Ｏｒ 、 Ｐ
ｄあるいはＴｉ ）およびメッキ（Ａｕ）で形成された
入出力パッド８とから成る。更に第２絶縁層７上にグイ
ボンドされたＴＡＢＩＣチップ９とＡｕ−Ａｕ熱圧着さ
れたＩＣリード線１０が形成されて電子回路パッケージ
となる。
上記において、ガラスフィラーは直径１〜２μｍの球形
のＳｉＯ□材から成り 、 ｆ！ＩＪイミド前駆体であ
るポリアミック酸に重量比で５０：５０の割合で充填さ
れている。このポリアミック酸をスピンコーティングし
た後、４００′ＣＮ２雰囲気中で加熱すると、脱水閉環
反応を起してポリイミドになるわけであるが、この時ガ
ラスフィラーがポリイミド内に均一に分散されるため、
単なるポリイミド樹脂とは異って機械的強度が高まり、
特に熱衝撃が強まる。
のＳｉＯ□材から成り 、 ｆ！ＩＪイミド前駆体であ
るポリアミック酸に重量比で５０：５０の割合で充填さ
れている。このポリアミック酸をスピンコーティングし
た後、４００′ＣＮ２雰囲気中で加熱すると、脱水閉環
反応を起してポリイミドになるわけであるが、この時ガ
ラスフィラーがポリイミド内に均一に分散されるため、
単なるポリイミド樹脂とは異って機械的強度が高まり、
特に熱衝撃が強まる。
尚ヴイアホール３および６の形成については。
一つの方法としてポリイミドをキュアー後、フォトリソ
グラフィー技術によってポリイミドとガラスフィラーを
ヒドラジン液でエツチング形成する方法がある。またも
う一つの方法として、光硬化性ポリアミック酸にガラス
フィラーを充填したポリイミド樹脂を作成し、このポリ
イミド樹脂をセラミック基板１に均一にス♂ンコー）１
．．８０℃で３０分乾燥する。このポリイミド樹脂は光
硬化性であるため、フォトリソグラフィー技術によって
直接プイアホール３および６を現像形成することができ
る。
グラフィー技術によってポリイミドとガラスフィラーを
ヒドラジン液でエツチング形成する方法がある。またも
う一つの方法として、光硬化性ポリアミック酸にガラス
フィラーを充填したポリイミド樹脂を作成し、このポリ
イミド樹脂をセラミック基板１に均一にス♂ンコー）１
．．８０℃で３０分乾燥する。このポリイミド樹脂は光
硬化性であるため、フォトリソグラフィー技術によって
直接プイアホール３および６を現像形成することができ
る。
以上説明したように１本発明はポリイミド樹脂絶縁層内
に１〜２μｍ径のガラスフィラーを均一に充填した多層
回路基板を形成することにより２機械的強度が強まって
、ＩＣもしくはＬＳＩを搭載実装時の各種ポンディング
接続を可能にするという効果がある。
に１〜２μｍ径のガラスフィラーを均一に充填した多層
回路基板を形成することにより２機械的強度が強まって
、ＩＣもしくはＬＳＩを搭載実装時の各種ポンディング
接続を可能にするという効果がある。
以下余白
第１図は本発明の実施例による多層回路基板の断面図で
ある。 記号の説明＝１はセラミック基板、２は第１の導体層、
３はヴイアホール、４はガラスフィラー入りポリイミド
第１絶縁層、５は第２の導電層。 ６はプイアホール、７はガラスフィラー入りポリイミド
第２絶縁層、８は入出力Ｊ’？ッド、９はＴＡＢＩＣチ
ップ、１０はＩ ＣＩＪ−ド線をそれぞれあられしてい
る。
ある。 記号の説明＝１はセラミック基板、２は第１の導体層、
３はヴイアホール、４はガラスフィラー入りポリイミド
第１絶縁層、５は第２の導電層。 ６はプイアホール、７はガラスフィラー入りポリイミド
第２絶縁層、８は入出力Ｊ’？ッド、９はＴＡＢＩＣチ
ップ、１０はＩ ＣＩＪ−ド線をそれぞれあられしてい
る。
Claims (1)
- １、セラミック基板と、該セラミック基板上に形成され
た回路パターンと、前記セラミック基板および前記回路
パターン上に形成された少なくとも１層のガラスフィラ
ー入りポリイミド樹脂絶縁層とを有することを特徴とす
る多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116697A JPS61276398A (ja) | 1985-05-31 | 1985-05-31 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116697A JPS61276398A (ja) | 1985-05-31 | 1985-05-31 | 多層回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276398A true JPS61276398A (ja) | 1986-12-06 |
Family
ID=14693610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60116697A Pending JPS61276398A (ja) | 1985-05-31 | 1985-05-31 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298995A (ja) * | 1988-10-06 | 1990-04-11 | Ibiden Co Ltd | 多層配線板の製造方法 |
| JPH1154696A (ja) * | 1997-08-01 | 1999-02-26 | Mitsubishi Electric Corp | 高周波多層誘電体基板およびマルチチップモジュール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149358A (en) * | 1976-06-08 | 1977-12-12 | Fujitsu Ltd | Multilayer wiring method |
| JPS6070798A (ja) * | 1983-09-27 | 1985-04-22 | 富士通株式会社 | 層間絶縁層 |
-
1985
- 1985-05-31 JP JP60116697A patent/JPS61276398A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149358A (en) * | 1976-06-08 | 1977-12-12 | Fujitsu Ltd | Multilayer wiring method |
| JPS6070798A (ja) * | 1983-09-27 | 1985-04-22 | 富士通株式会社 | 層間絶縁層 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298995A (ja) * | 1988-10-06 | 1990-04-11 | Ibiden Co Ltd | 多層配線板の製造方法 |
| JPH1154696A (ja) * | 1997-08-01 | 1999-02-26 | Mitsubishi Electric Corp | 高周波多層誘電体基板およびマルチチップモジュール |
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