JPS61263260A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61263260A JPS61263260A JP60105502A JP10550285A JPS61263260A JP S61263260 A JPS61263260 A JP S61263260A JP 60105502 A JP60105502 A JP 60105502A JP 10550285 A JP10550285 A JP 10550285A JP S61263260 A JPS61263260 A JP S61263260A
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- 239000002184 metal Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000003071 parasitic effect Effects 0.000 description 25
- 230000000295 complement effect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 241000255789 Bombyx mori Species 0.000 description 1
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- 238000003491 array Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ回路を含む半導体装置に関する、
〔従来の技術〕
最近、相補型ＭＯＳ回路を含む半導体装置を１”］’
Ｌレベルの入出力レベルで使用し、かつ高速動作で用い
る場合がメモリを始めとして汎用プロセゾブあるいはゲ
ートアレイなど非常に多くなってき九。特に、相補型Ｍ
０８回路でＴＴＬ回路を直接駆動する場合、ＴＴＬ回路
を含む装置内で発生する電源ノイズや反射によるノイズ
が相補型ＭＯＳ回路の出力バッファに直接印加され、相
補型ＭＯＳ回路の欠点であるラッテアップを容易に引起
すことがしばしば起ってき几、またさらにスゲーリノグ
による半導体技術の進歩により、より微細化が進めば相
補型ＭＯＳ回路自身の性能も向上し、特に相補型ＭＯＳ
回路の遅延時間は１〜２ｎ８程度が達成できる様になっ
てき九。しかしながら、高速性が可能となると、相補型
ＭＯＳ回路自身の電源インピーダンスの制約から、外部
ノイズ以外にも半導体回路自身のノイズによるラッチア
ップが引起されることが起りてきた。
Ｌレベルの入出力レベルで使用し、かつ高速動作で用い
る場合がメモリを始めとして汎用プロセゾブあるいはゲ
ートアレイなど非常に多くなってき九。特に、相補型Ｍ
０８回路でＴＴＬ回路を直接駆動する場合、ＴＴＬ回路
を含む装置内で発生する電源ノイズや反射によるノイズ
が相補型ＭＯＳ回路の出力バッファに直接印加され、相
補型ＭＯＳ回路の欠点であるラッテアップを容易に引起
すことがしばしば起ってき几、またさらにスゲーリノグ
による半導体技術の進歩により、より微細化が進めば相
補型ＭＯＳ回路自身の性能も向上し、特に相補型ＭＯＳ
回路の遅延時間は１〜２ｎ８程度が達成できる様になっ
てき九。しかしながら、高速性が可能となると、相補型
ＭＯＳ回路自身の電源インピーダンスの制約から、外部
ノイズ以外にも半導体回路自身のノイズによるラッチア
ップが引起されることが起りてきた。
第２図は従来の相補型ＭＯＳ回路の一例の回路図である
。
。
この回路はＰチャ７ネル型トランジスタ５１とＮチャン
ネル型トランジスタ５２とで構成される。
ネル型トランジスタ５２とで構成される。
出力端子５４が高レベル出力のとき、ノイズがこの端子
に発生したとする。これによりバイポーラ型のＰＮＰ蚕
生トランジスタ５５が動作しトランジスタに電流が流れ
る。このＰＮＰ寄生トランジスタ５５のコレクタ電流は
、インピーダンス５９を通り、ＧＮＤ端子に流れる。こ
のとき、インピーダンス５９に順方向電圧以上の電圧が
発生すると、バイポーラ型ＮＰＮ寄生トランジスタ５７
が動作し、このトランジスタのコレクターＢ［によりイ
ンピーダンス５８に順方向電圧以上の電圧が発生すると
、バイポーラ型ＰＮＰ寄生トランジスタ５６が動作し、
寄生トランジスタ５５が動作しなくても寄生トランジス
タ５６と５７でいわゆるＰＮＰＮのスイッチがオノしラ
ッチアップになってしまう。
に発生したとする。これによりバイポーラ型のＰＮＰ蚕
生トランジスタ５５が動作しトランジスタに電流が流れ
る。このＰＮＰ寄生トランジスタ５５のコレクタ電流は
、インピーダンス５９を通り、ＧＮＤ端子に流れる。こ
のとき、インピーダンス５９に順方向電圧以上の電圧が
発生すると、バイポーラ型ＮＰＮ寄生トランジスタ５７
が動作し、このトランジスタのコレクターＢ［によりイ
ンピーダンス５８に順方向電圧以上の電圧が発生すると
、バイポーラ型ＰＮＰ寄生トランジスタ５６が動作し、
寄生トランジスタ５５が動作しなくても寄生トランジス
タ５６と５７でいわゆるＰＮＰＮのスイッチがオノしラ
ッチアップになってしまう。
第３ 図（ａｔ 、 （ｂ）ｔｆ従来ノ相補型ＭＯＳ回
路の一例を半導体に形成し比ものの平面図及び断面図で
ある、 Ｐ型半導体基板３００にＮ型領域３０１を設け、このＮ
型領域３０１の中にＰ型トランジスタのソース、ドレイ
７領域３０５ｔ−形成しＶＤＤ電位にドレイ７を極のコ
ンタクト３０６が接続されている。
路の一例を半導体に形成し比ものの平面図及び断面図で
ある、 Ｐ型半導体基板３００にＮ型領域３０１を設け、このＮ
型領域３０１の中にＰ型トランジスタのソース、ドレイ
７領域３０５ｔ−形成しＶＤＤ電位にドレイ７を極のコ
ンタクト３０６が接続されている。
またＮ型／ｌう７ジスタのソース、ドレイン領域３１３
のドレイン電極のコンタクト３１１１ＣＧＮＤ電位が接
続されている。
のドレイン電極のコンタクト３１１１ＣＧＮＤ電位が接
続されている。
第２図で説明し九寄生イ／ビーダンス５８は第３図（ａ
） 、 （ｂｌの寄生インピーダンス３２７に相当し、
同様に寄生イアビーダンス５９は寄生インピーダンス３
２９に相当する。従って、寄生インピーダンス３２９に
順方向電圧以上の電圧が発生すると第２図の寄生トラン
ジスタ５７が動作し、このトランジスタのコレクタ電流
によりインピーダンス３２７にＩｌｊ方向電圧以上の電
圧が発生すると寄生トランジスタ５６（第２図）が動作
し、ラッチアップを起してしまう。
） 、 （ｂｌの寄生インピーダンス３２７に相当し、
同様に寄生イアビーダンス５９は寄生インピーダンス３
２９に相当する。従って、寄生インピーダンス３２９に
順方向電圧以上の電圧が発生すると第２図の寄生トラン
ジスタ５７が動作し、このトランジスタのコレクタ電流
によりインピーダンス３２７にＩｌｊ方向電圧以上の電
圧が発生すると寄生トランジスタ５６（第２図）が動作
し、ラッチアップを起してしまう。
本発明の目的は、上記問題点を解決し、ラッチアップを
起さない相補型ＭＯＳ回路を有する半導体装置を提供す
ることにある。
起さない相補型ＭＯＳ回路を有する半導体装置を提供す
ることにある。
ｃ問題点を解決するための手段〕
本発明の半導体装置は、一導電型半導体基板に設けられ
た逆導電型領域と、該逆導電型領域内反゛ び該逆導
電型領域以外の一導電型領域のそれぞれに少くとも１個
設けられたー導電型ＭＯＳトをンジスタ及び逆導電型Ｍ
ｏＳトランジスタと、前記半導体基板を覆う絶縁膜と、
前記逆導電型領域内で前記−導′ｖｔ型ＭＯＳトランジ
スタの各々の周囲を囲むように前記絶縁膜に設けられ几
第１の開孔部と、前記一導電型領域内で前記逆導電型Ｍ
ＯＳトランジスタの各々の周囲を囲むように前記絶縁膜
に設けられた第２の開孔部と、前記第１の開孔部と前記
一導電型ＭＯＳトランジスタのソース（ま７１２：はド
レイン）領域とに接伏し、かつ前記一導電型ＭＯＳ）う
／ジスタのドレイン（またはソース）領域とは常に逆バ
イアスとなる電位源に接続する第１の金属配線と、前記
ｉｚの開孔部と前記逆導電型ＭＯＳトランジスタのドレ
イン（またはソース）領域とに接続し、かつ前記逆導電
型ＭＯＳトランジスタのソース（またはドレイン）領域
とは常に逆バイアスとなる電位源に接続する第２の金属
配線とを含んで構成される。
た逆導電型領域と、該逆導電型領域内反゛ び該逆導
電型領域以外の一導電型領域のそれぞれに少くとも１個
設けられたー導電型ＭＯＳトをンジスタ及び逆導電型Ｍ
ｏＳトランジスタと、前記半導体基板を覆う絶縁膜と、
前記逆導電型領域内で前記−導′ｖｔ型ＭＯＳトランジ
スタの各々の周囲を囲むように前記絶縁膜に設けられ几
第１の開孔部と、前記一導電型領域内で前記逆導電型Ｍ
ＯＳトランジスタの各々の周囲を囲むように前記絶縁膜
に設けられた第２の開孔部と、前記第１の開孔部と前記
一導電型ＭＯＳトランジスタのソース（ま７１２：はド
レイン）領域とに接伏し、かつ前記一導電型ＭＯＳ）う
／ジスタのドレイン（またはソース）領域とは常に逆バ
イアスとなる電位源に接続する第１の金属配線と、前記
ｉｚの開孔部と前記逆導電型ＭＯＳトランジスタのドレ
イン（またはソース）領域とに接続し、かつ前記逆導電
型ＭＯＳトランジスタのソース（またはドレイン）領域
とは常に逆バイアスとなる電位源に接続する第２の金属
配線とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図（ａｌ 、 （ｂｌは本発明の一実施例の平面図
及び断面図である。
及び断面図である。
Ｐ型半導体基板１００にＮ型領域１０１ ’ｉ設け、
その中にＰ型トランジスタのソース、ドレイン領域１０
５を形成し、ｖＤＤ電位にドレイン電極のコンタクト部
１０６が接げされる。Ｎ型トランジスタのソース、ドレ
イン領域１１３は半導体基板１００に形成する。絶縁膜
を介してゲート１０３ＩＩＯ９１に設ける。また、絶縁
膜を被着し、コンタクト部１０２，１０６，１０７，１
０８，１１１．１１２用の窓あけし、金属配線１０４，
１１０，１１４ 。
その中にＰ型トランジスタのソース、ドレイン領域１０
５を形成し、ｖＤＤ電位にドレイン電極のコンタクト部
１０６が接げされる。Ｎ型トランジスタのソース、ドレ
イン領域１１３は半導体基板１００に形成する。絶縁膜
を介してゲート１０３ＩＩＯ９１に設ける。また、絶縁
膜を被着し、コンタクト部１０２，１０６，１０７，１
０８，１１１．１１２用の窓あけし、金属配線１０４，
１１０，１１４ 。
１１５を形成する。
第２図で説明しｔ寄生インピーダンス５８は寄生インピ
ーダンス１２７に、寄生インピーダンス５９は寄生イン
ピーダンス１２９に相当する。
ーダンス１２７に、寄生インピーダンス５９は寄生イン
ピーダンス１２９に相当する。
この実施例が従来と異なる点は、Ｐ型及びＮ型トランジ
スタのそれぞれの周囲をコンタクト部１０２．１０８及
び金属配線１０４，１１０で囲んでいること、及び金属
配線１０４，１１０が金属配線１１４と常に逆バイアス
となる電位源に接続しであることである。例えば、金属
配線１０４がソース領域のコンタクト部１０６に接続し
ているとき、ドレイン領域のコンタクト部１０７に接続
している金属配線１１５とは常に逆バイアスにされる。
スタのそれぞれの周囲をコンタクト部１０２．１０８及
び金属配線１０４，１１０で囲んでいること、及び金属
配線１０４，１１０が金属配線１１４と常に逆バイアス
となる電位源に接続しであることである。例えば、金属
配線１０４がソース領域のコンタクト部１０６に接続し
ているとき、ドレイン領域のコンタクト部１０７に接続
している金属配線１１５とは常に逆バイアスにされる。
このようにしｔことにより、従来品と比べて、作用、効
果の点でどのように異なるかについて説明する。
果の点でどのように異なるかについて説明する。
今、第１図（ａｌ 、 （ｂｌ及び第３図（ａ） 、
（ｂｌのＰ型ＭＯＳトラ／ジスタ及びＮ型ＭＯＳトラン
ジスタの素子寸法は同一に設計され、かつ半導体基板の
比抵抗。
（ｂｌのＰ型ＭＯＳトラ／ジスタ及びＮ型ＭＯＳトラン
ジスタの素子寸法は同一に設計され、かつ半導体基板の
比抵抗。
Ｎ型領域の比抵抗も同一に設計されているものとする、
従って、寄生バイポーラトランジスタ５５゜５６．５７
は同一の電流増幅率を有する。さらに、Ｐ型ＭＯＳトラ
ンジスタのソース、ドレイン領域１０５．３０５とＮ型
ＭＯＳトランジスタのソース。
従って、寄生バイポーラトランジスタ５５゜５６．５７
は同一の電流増幅率を有する。さらに、Ｐ型ＭＯＳトラ
ンジスタのソース、ドレイン領域１０５．３０５とＮ型
ＭＯＳトランジスタのソース。
ドレイン領域１１３．３１３との距離も同一に設計され
ているとする。その距離を５００μｍとする。
ているとする。その距離を５００μｍとする。
ま九、第１図の如くＮ型領域１０１のコンタクト部１０
２と基板領域のコンタクト部１０８の距離は２００μｍ
になる。一方、従来の設計方式によると第３図の如く逆
導電型領域３０１のコンタクト部３０２と基板領域のコ
ンタクト部３０８との距離は１１００μｍになる。
２と基板領域のコンタクト部１０８の距離は２００μｍ
になる。一方、従来の設計方式によると第３図の如く逆
導電型領域３０１のコンタクト部３０２と基板領域のコ
ンタクト部３０８との距離は１１００μｍになる。
今、基板の層抵抗をｉＫＱ／口、Ｎ属領域Ｏ層抵抗’ｅ
５００Ωとすると、寄生インピーダンス１２７゜１２９
．３２７．３２９はそれぞれ３００Ω、１２５Ω、 ２
ＫＧ 、 ５００Ω程度になる。バイポーラトランジ
スタ５５，５６．５８のコレクター電流を４ｍＡ 、４
ｍＡ 、０．５ｍＡとすると寄生インピーダンス（２）
ｌＥ圧Ｖａｔ２ｙ ＊ ＶＲ１２９＊ Ｖａａｚ７ｔ
ＶＲＪ２９ ｔｒｉＶＲｘｚ７＝１５０ｍＶ Ｖ
Ｒｔｚ９＝５００ｍＶＶａａｚ７＝ｌＯＯＯｒｎＶ
ＶＲｓｚ＊＝２０００ｍＶとなり、従来の相補型ＭＯ
Ｓ回路では寄生バイポーラトランジスタがオノ状態にな
りラッチアップを起すが１本発明による相補型ＭＯＳ回
路での寄生バイポーラトランジスタはオノ状態とならず
ラッチアップを起さない。この説明はパターン設計上の
任意の相補型ＭＯＳ回路を抽出しているので設計上の距
離は本発明による実施例と従来型との差は相対的に変ら
ないことは明らかである。
５００Ωとすると、寄生インピーダンス１２７゜１２９
．３２７．３２９はそれぞれ３００Ω、１２５Ω、 ２
ＫＧ 、 ５００Ω程度になる。バイポーラトランジ
スタ５５，５６．５８のコレクター電流を４ｍＡ 、４
ｍＡ 、０．５ｍＡとすると寄生インピーダンス（２）
ｌＥ圧Ｖａｔ２ｙ ＊ ＶＲ１２９＊ Ｖａａｚ７ｔ
ＶＲＪ２９ ｔｒｉＶＲｘｚ７＝１５０ｍＶ Ｖ
Ｒｔｚ９＝５００ｍＶＶａａｚ７＝ｌＯＯＯｒｎＶ
ＶＲｓｚ＊＝２０００ｍＶとなり、従来の相補型ＭＯ
Ｓ回路では寄生バイポーラトランジスタがオノ状態にな
りラッチアップを起すが１本発明による相補型ＭＯＳ回
路での寄生バイポーラトランジスタはオノ状態とならず
ラッチアップを起さない。この説明はパターン設計上の
任意の相補型ＭＯＳ回路を抽出しているので設計上の距
離は本発明による実施例と従来型との差は相対的に変ら
ないことは明らかである。
以上説明し友ように本発明は、プロセス条件、およびＭ
ＯＳ型トランジスタの性能を変えることなく、容易にラ
ッテアップを防止できる効果がある。
ＯＳ型トランジスタの性能を変えることなく、容易にラ
ッテアップを防止できる効果がある。
第１図（ａｔ 、 （ｂｌは本発明の一実施例の平面図
及び断面図、第２図は従来の相補型ＭＯＳ回路の一例の
回路図、第３図（ａ） 、 （ｂｌは従来の相補型ＭＯ
Ｓ回路の一例を半導体に形放しｔものの平面図及び断面
図である。 ５０・・・・・・寄生素子群、５１・・・・・・Ｐ型Ｍ
ＯＳ）ラノジスタ、５２・・・・・・Ｎ型ＭＯＳトラン
ジスタ、５３・・・・・・入力端子、５４・・・・・・
出力端子、５５，５６゜５７・・・・・・寄生バイポー
ラトランジスタ、５８．５９・・・・・・寄生インピー
ダンス、１００・・・・・・Ｐ型半導体基板、１０１・
・・・・・Ｎ型領域、１０２・・・・・・コンタクト部
、１０３・・・・・・ゲート、ｌｏ４・・・・・・金属
配線、１０５・・・・・・ソース、ドレイン領域、１０
６，１０７，１０８・・・・・・コンタクト部、１０９
・・・・・・ゲート、１１ｏ・・団・金属配線、１１１
，１１２・・・・・・コンタクト部、１１３・・・・・
・ソース、ドレイン領域、１１４，１１５・・・・・・
金属配線、１２７，１２９・・・・・・寄生イ／ビーダ
７ス、３００・・・・・・Ｐ型半導体基板、３０１・・
・・・・Ｎ型領域、３０２・・・・・・コンタクト部、
３０３・・・・・・ゲート、３０４・・・・・・金属配
線％ ３０５・・・・・・ソース、ドレイン領域、３０
６．３０７．３０８・・・・・・コンタクト部、３０９
・・・・・・グー）、３１０・・・・・・金属配線、３
１１，３１２・・・・・・コンタクト部、３１３・・・
・・・ソース、ドレイン領域、３２７，３２９・・・・
・・寄生イノビーダノス。 代理人 弁理士 内 原 晋；＼°）−−に＼□
、′、゛、Ｓ′−ノ ＼−一・′ 茅 ｌ 凹 第 ２ＷＪ 茅 ３ 圀
及び断面図、第２図は従来の相補型ＭＯＳ回路の一例の
回路図、第３図（ａ） 、 （ｂｌは従来の相補型ＭＯ
Ｓ回路の一例を半導体に形放しｔものの平面図及び断面
図である。 ５０・・・・・・寄生素子群、５１・・・・・・Ｐ型Ｍ
ＯＳ）ラノジスタ、５２・・・・・・Ｎ型ＭＯＳトラン
ジスタ、５３・・・・・・入力端子、５４・・・・・・
出力端子、５５，５６゜５７・・・・・・寄生バイポー
ラトランジスタ、５８．５９・・・・・・寄生インピー
ダンス、１００・・・・・・Ｐ型半導体基板、１０１・
・・・・・Ｎ型領域、１０２・・・・・・コンタクト部
、１０３・・・・・・ゲート、ｌｏ４・・・・・・金属
配線、１０５・・・・・・ソース、ドレイン領域、１０
６，１０７，１０８・・・・・・コンタクト部、１０９
・・・・・・ゲート、１１ｏ・・団・金属配線、１１１
，１１２・・・・・・コンタクト部、１１３・・・・・
・ソース、ドレイン領域、１１４，１１５・・・・・・
金属配線、１２７，１２９・・・・・・寄生イ／ビーダ
７ス、３００・・・・・・Ｐ型半導体基板、３０１・・
・・・・Ｎ型領域、３０２・・・・・・コンタクト部、
３０３・・・・・・ゲート、３０４・・・・・・金属配
線％ ３０５・・・・・・ソース、ドレイン領域、３０
６．３０７．３０８・・・・・・コンタクト部、３０９
・・・・・・グー）、３１０・・・・・・金属配線、３
１１，３１２・・・・・・コンタクト部、３１３・・・
・・・ソース、ドレイン領域、３２７，３２９・・・・
・・寄生イノビーダノス。 代理人 弁理士 内 原 晋；＼°）−−に＼□
、′、゛、Ｓ′−ノ ＼−一・′ 茅 ｌ 凹 第 ２ＷＪ 茅 ３ 圀
Claims (1)
- 一導電型半導体基板に設けられた逆導電型領域と、該逆
導電型領域内及び該逆導電型領域以外の一導電型領域の
それぞれに少くとも１個設けられた一導電型ＭＯＳトラ
ンジスタ及び逆導電型ＭＯＳトランジスタと、前記半導
体基板を覆う絶縁膜と、前記逆導電型領域内で前記一導
電型ＭＯＳトランジスタの各々の周囲を囲むように前記
絶縁膜に設けられた第１の開孔部と、前記一導電型領域
内で前記逆導電型ＭＯＳトランジスタの各々の周囲を囲
むように前記絶縁膜に設けられた第２の開孔部と、前記
第１の開孔部と前記一導電型ＭＯＳトランジスタのソー
ス（またはドレイン）領域とに接続し、かつ前記一導電
型ＭＯＳトランジスタのドレイン（またはソース）領域
とは常に逆バイアスとなる電位源に接続する第１の金属
配線と、前記第２の開孔部と前記逆導電型ＭＯＳトラン
ジスタのドレイン（またはソース）領域とに接続し、か
つ前記逆導電型ＭＯＳトランジスタのソース（またはド
レイン）領域とは常に逆バイアスとなる電位源に接続す
る第２の金属配線とを含むことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105502A JPH0746717B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105502A JPH0746717B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263260A true JPS61263260A (ja) | 1986-11-21 |
| JPH0746717B2 JPH0746717B2 (ja) | 1995-05-17 |
Family
ID=14409375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105502A Expired - Lifetime JPH0746717B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746717B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5685851A (en) * | 1979-12-17 | 1981-07-13 | Oki Electric Ind Co Ltd | Complementary mos type semiconductor device |
| JPS58122462U (ja) * | 1982-02-15 | 1983-08-20 | 三洋電機株式会社 | 半導体装置 |
| JPS58124953U (ja) * | 1981-09-18 | 1983-08-25 | 三洋電機株式会社 | 半導体集積回路装置 |
| JPS58202573A (ja) * | 1982-05-21 | 1983-11-25 | Fujitsu Ltd | 半導体集積回路装置 |
-
1985
- 1985-05-17 JP JP60105502A patent/JPH0746717B2/ja not_active Expired - Lifetime
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746717B2 (ja) | 1995-05-17 |
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