JPS61260338A - メモリダンプ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 第１のプロセッサの動作状態の制御、監視を行なう第２
のプロセッサとを含む制御装置において、外部からメモ
リダンプ要求が発出されたとき、まず、第２のプロセッ
サが第１のプロセッサに関すすまたは第２のプロセンサ
のいずれかがメモリダンプ動作を行なう構成が開示され
ている。

〔産業上の利用分野〕

本発明はメモリダンプ方式に関し、特に、プログラムお
よびデータを格納する第１のメモリと、該第１のメモリ
内のプログラムを実行する第１のプロセッサと、独自の
第２のメモリを有し第１プロセ・７すの動作状態の制御
、監視を行なう第２のプロセッサと、第１のメモリとの
間でサイクルスチール機能を有し他のサブシステムとの
間でデータまたはプログラムの転送を行なうアダプタと
をそなえ、第１および第２のプロセッサからアダプタに
指令を行なうことが可清なように構成された制御装置に
おける第１のメモリのダンプ方式に関する。

〔従来の技術〕

上記制御装置の１例として通信制御装置が挙げられる。

第２図に通信制御装置の一般的構成例を示す。第２図に
おいて、１は通信制御装置、２はホストプロセッサ、１
１は回線スキャナ、１２は演算装置（プロセッサ）、１
３はメモリ、１４はチャネルアダプタ、１５は保守操作
プロセッサである。第２図に示すように、通信制御装置
１は、回線スキャナ１１．演算装置１２．メモリ１３゜
チャネルアダプタ１４．更に、保守・操作プロセッサ１
５等から構成される。この装置は回線スキャナ１１を用
いて多数の回線を変復調装置（モデム）　（図示せず）
を経由して接続し、メモリ１３に格納されている制御プ
ログラムにより演算装置１２が伝送制御を行い、結果を
メモリ１３のパフファエリアに格納し、チャネルアダプ
タ１４を経由してホストプロセッサ２等の他のサブシス
テムに転送する。

保守操作プロセッサ１５はオペレータの操作の下に、又
は自動的に装置１のＩＰＬ、ダンプ、構成制御、動作状
態の監視を行う。通常の運用時には装置１の動作状態は
チャネルアダプタ１４を経由してホストプロセッサ２に
他のデータと共に転送されており、これにより回線及び
装置１に関する問題点の解析が行われる。しかし、装ｆ
１におけるハードウェア又はソフトウェア上の重要な問
題が生じたときは、その原因を追求するために、メモリ
１３に格納されているプログラム及びバッファ内容と、
演算装置１２の内部状態をホストプロセッサ２に転送し
、これを可視的な媒体に出力するか、又はホストプロセ
ッサ２で走行する解析プログラムで処理することが極め
て有効である。

従来装置においては、このために、ホストプロセッサ２
からダンプ用プログラムをチャネルアダプタ１４を経由
してメモリ１３に転送してこの制御の下でダンプ処理を
行なっていた。

〔発明が解決しようとする問題点〕

しかしこの方法では、演算装置１２の内部状態、ダンプ
プログラムがオーバーレイされるメモリ１３のプログラ
ム／データ領域はダンプされず、問題の解析が困難であ
った。この解決のために最近では補助用のプロセッサ１
５を付加し、ダンプ処理の開始時に演算装置１２を停止
させ、その内部状態とダンププログラムの使用域をプロ
セッサ１５に一時的に取出し、その後にダンププログラ
ムをプロセッサ１５からメモリ１３に書込み、演算装置
１２を動作させてダンプ処理を行わせることが行なわれ
ている。しかしこの方式では、演算装置１２自体の動作
が正常でないことから生じた障害時のプログラム及びデ
ータのダンプが正常に実行できないことがある。そのた
めこの問題を解決する効率の良いダンプ手段の実現が望
まれている。

〔問題点を解決するための手段〕 上記の点を解決するために本発明はプログラムおよびデ
ータを格納する第１のメモリ　（１３）と、汎用レジス
タ（１２２）、制御レジスタ（１２３）および演算回路
（１２１）を含み上記第１のメモリ（１３）内のプログ
ラムを実行する第１のプロセッサ（１２）と、上記第１
のプロセッサ（１２）とは独立したプログラムおよびデ
ータを格納する第２のメモリ　（１５２）を有し、上記
第１のプロセッサ（１２）の動作状態の制御、監視を行
なう第２のプロセッサ（１５）と、上記第１のメモリ　
（１３）との間でサイクルスチール機能を有し、他のサ
ブシステム（２）との間でデータまたはプログラムの転
送を行なうアダプタ（１４）とをそなえ、上記第１およ
び第２のプロセッサ（１２，１５）から上記アダプタ（
１４）に指令を行なうことが可能なように構成された制
御装置において、上記アダプタ（１４）に接続されたサ
ブシステム（２）からのメモリダンプコマンドに対して
、上記汎用レジスタ（１２２）　、制御レジスタ（１２
３）およびダンプ制御に必要な上記第１のメモリ１３内
の領域を上記第２のプロセッサ（１５）により退避した
後に上記第２のプロセ・７す（１５）は上記第１のプロ
セッサ（１２）の動作の良否を判定し、その判定結果に
もとづきさらに、上記第１のプロセッサ（１２）により
使用される上記第１のメモリ　（１３）の領域にダンプ
制御プログラムをロードした後に上記第１のプロセッサ
（１２）を動作状態にしてその制御の下でダンプを行な
う第１のモードと、上記第１のプロセッサ（１２）を停
止させたまま上記第２のプロセッサ（１５）が上記アダ
プタ（１４）を制御してダンプを行なう第２のモードと
のいずれかを選択して実行することを特徴とする。

〔作用〕

本発明において、主制御を行なう第１のプロセッサの内
部状態およびダンプ制御に必要なメモリ内の領域を保守
操作用の第２のプロセッサにより退避する点までは従来
と同様であるが、その後の処理が従来とは異なっている
。

すなわち、第２のプロセッサは、第１プロセツサの動作
の良否を判定し、第１のプロセッサが正常である場合の
み、従来と同様に第１のプロセッサにダンプ動作を行な
わせるが、第１のプロセッサが異常の場合には、チャネ
ルアダプタを制御して第２のプロセッサ自身とチャネル
アダプタとによりダンプ動作を行なうようにしている。

これにより、第１のプロセッサに障害が発生しているよ
うな場合にも、正常にダンプ動作を実行することが可能
となる。

〔実施例〕

第１図は、本発明による１実施例の通信制御装置のブロ
ック図である。

図中、上記した第２図と同一番号のものは同一名称のも
のを示し、１２１は演算回路、１２２は汎用レジスタ、
１２３は制御レジスタ、１２４は保守操作プロセッサイ
ンタフェース回路、１４１は制御レジスタ、１４２は状
態レジスタ、１５１は演算回路、１５２はメモリ、１５
３はディスク制御回路、１５４は磁気ディスク、１５５
はコンソール制御回路、１５６はコンソールである。

演算装置１２には、演算回路１２１、汎用レジスタ１２
２、制御レジスタ１２３、保守・操作プロセッサインタ
フェース回路１２４が含まれている。チャネルアダプタ
１４には、制御レジスタ１４１、状態レジスタ１４２が
あり、これらのレジスタは演算装置１２の実行する入出
力命令によりアクセスでき、また保守操作プロセッサ１
５から保守操作プロセッサインタフェース回路１２４を
経由して演算装置１２の内の制御レジスタ１２３を制御
することでもアクセスできる。保守操作プロセッサ１５
には演算回路１５１、プログラム及びデータ格納用のメ
モリ１５２、ディスク制御回路１５３、磁気ディスク装
置１５４、コンソール制御回路１５５、コンソール装置
１５６が含まれている。通常の運用時には演算装置１２
はメモリ１３中の制御プログラムを用いて回線スキャナ
１１、チャネルアダプタ１４を制御する。

典型的な例では、回線からの受信データは回線スキャナ
１１中で直列データから並列データに変換され、メモ１
月３中の予め指令によって指定ささたバッファ領域に順
次格納される。１伝送ブロツクが受信されると回線スキ
ャナ１１は演算装置１２に割込みを行い、演算装置１２
はこのデータを処理後、チャネルアダプタ１４のレジス
タ１４１によりホストプロセッサ２に割込みを行う。こ
の後、ホストプロセッサ２から与えられたＲＥＡＤ指令
が受付けられ、チャネルアダプタ１４は演算装置１２に
割込みを行い、演算装置１２はレジスタ１４１．１４２
に制御情報を与えるとともに、レジスタ１２３中のアド
レスポインタで転送データ領域を指示することでメモリ
１３の内容を、チャネルアダプタ１４を経由してホスト
ブロモ・ノサ２に転送する。

本装置１におけるプログラム及びデータのダンプは以下
のように実行される。ダンプ指示がホストプロセッサ２
からチャネルアダプタ１４に与えられると、この信号は
保守操作ブロモ・ノサ１５に与えられて割込みを生じ、
この結果保守操作プロセッサ１５は保守操作プロセッサ
インタフェース回路１２４に指令を行い、演算装置１２
を停止させる。この後、保守操作プロセッサ１５は保守
操作プロセッサインタフェース回路１２４を経由してレ
ジスタ１２２，１２３の内容を読出し、メモＩＪ　ｌ　
５２に転送する。その後、ダンププログラムの格納及び
作業領域となるメモリ１３の特定領域も読出し、メモリ
１５２に転送する。これらの読出し結果は必要ならディ
スク制御回路１５３を経由して磁気ディスク１５４にて
記憶する。この後、演算装置１２の動作状況の判定が行
なわれる。

この結果、演算装置１２が動作可能であれば保守操作プ
ロセッサ１５は、メモリ１３の領域にダンププログラム
を保守操作プロセッサインタフェース回路１２４を経由
して書込んだ後に、演算装置１２を動作状態とする。こ
の結果、演算装置１２はチャネルアダプタ１４中のレジ
スタ１４１゜１４２及びレジスタ１２３中のＤＭＡアド
レスポインタを制御してメモリ１３の内容をチャネルア
ダプタ１４を経由してホストプロセッサ２に転送する。

チャネルアダプタ１４の転送動作後に演算装置１２は再
度停止し、保守操作プロセッサ１５がこれを検出すると
、先にメモリ１５２または磁気ディスクに格納したレジ
スタ１２２，１２３及びメモリ１３のデータを、メモリ
１３の特定エリアに転送し再度演算装置１２を動作状態
にする。

この結果、演算装置１２は先と同様にしてメモリ１３か
ら該データをチャネルアダプタ１４経由でホストプロセ
ッサ２に転送する。

一方、演算装置１２の動作判定の結果、正確な動作が期
待できない場合には、保守操作ブロモ、２す１５は保守
操作プロセッサインタフェース回路１２４を経由して直
接、レジスタ１４１，１４２及び１２３を制御し、メモ
リ１３内のデータをチャネルアダプタ１４経出でホスト
プロセッサ２に転送し、次に先にメモリ１５２又は磁気
ディスク１５４に格納したレジスタ１２２，１２３及び
メモリ１３のデータをメモリ１３の特定エリアに転送後
、チャネルアダプタ１４経出でホストプロセッサ２に転
送する。

上記動作の順序（フロー）を第３図に示す。なお、演算
装置１２の動作の判定は、保守操作プロセッサインタフ
ェース回路１２４に演算装置１２の重大エラーを示すフ
ラグビットがセットされていることによるが、この他に
コンソール１５６かる。ダンプ先はホストプロセッサ２
となっているが、外部に接続したファイル装置でも良い
。

〔発明の効果〕

本発明によれば、主制御用の演算装置（プロセッサ）の
障害時にも、メモリダンプを実行することが可能となり
、装置の信頼性を向上させるというすぐれた効果をもた
らす。

【図面の簡単な説明】

第１図は本発明による１実施例の通信制御装置のブロッ
ク図、 第２図は通信制御装置の一般的構成例を示す図、第３図
は実施例の動作フローを示す図である。 図中、１は通信制御装置、２はホストブロセ、。 す、１２は演算装置、１３はメモリ、１４はチャネルア
ダプタ、１５は保守操作プロセッサ、１２１は演算回路
、１２２は汎用レジスタ、１２３は制御レジスタ、１２
４は保守操作プロセッサインタフェース回路、１４１は
制御レジスタ、１４２は状態レジスタ、１５２はメモリ
である。 実Ｘらψ１が勧４Ｔフ〇−芝元丁ａ ＄３い

Claims (1)

1. 【特許請求の範囲】 プログラムおよびデータを格納する第１のメモリ（１３
   ）と、 汎用レジスタ（１２２）、制御レジスタ（１２３）およ
   び演算回路（１２１）を含み上記第１のメモリ（１３）
   内のプログラムを実行する第１のプロセッサ（１２）と
   、 上記第１のプロセッサ（１２）とは独立したプログラム
   およびデータを格納する第２のメモリ（１５２）を有し
   、上記第１のプロセッサ（１２）の動作状態の制御、監
   視を行なう第２のプロセッサ（１５）と、 上記第１のメモリ（１３）との間でサイクルスチール機
   能を有し、他のサブシステム（２）との間でデータまた
   はプログラムの転送を行なうアダプタ（１４）とをそな
   え、 上記第１および第２のプロセッサ（１２、１５）から上
   記アダプタ（１４）に指令を行なうことが可能なように
   構成された制御装置において、上記アダプタ（１４）に
   接続されたサブシステム（２）からのメモリダンプコマ
   ンドに対して、上記汎用レジスタ（１２２）、制御レジ
   スタ（１２３）およびダンプ制御に必要な上記第１のメ
   モリ１３内の領域を上記第２のプロセッサ（１５）によ
   り退避した後に上記第２のプロセッサ（１５）は上記第
   １のプロセッサ（１２）の動作の良否を判定し、その判
   定結果にもとづきさらに、上記第１のプロセッサ（１２
   ）により使用される上記第１のメモリ（１３）の領域に
   ダンプ制御プログラムをロードした後に上記第１のプロ
   セッサ（１２）を動作状態にしてその制御の下でダンプ
   を行なう第１のモードと、 上記第１のプロセッサ（１２）を停止させたまま上記第
   ２のプロセッサ（１５）が上記アダプタ（１４）を制御
   してダンプを行なう第２のモードとのいずれかを選択し
   て実行することを特徴とするメモリダンプ方式。