JPS61241973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61241973A JPS61241973A JP60082892A JP8289285A JPS61241973A JP S61241973 A JPS61241973 A JP S61241973A JP 60082892 A JP60082892 A JP 60082892A JP 8289285 A JP8289285 A JP 8289285A JP S61241973 A JPS61241973 A JP S61241973A
- Authority
- JP
- Japan
- Prior art keywords
- region
- epitaxial region
- oxide film
- silicon nitride
- thick
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の製造方法、特に一つの半導体
基板に薄いエピタキシャル層と厚いエピタキシャル層を
同時に、かつその境界をなだらかに形成する技術に関す
るものである。
基板に薄いエピタキシャル層と厚いエピタキシャル層を
同時に、かつその境界をなだらかに形成する技術に関す
るものである。
従来の技術
従来、この種の半導体集積回路の製造方法は第２図（Ｉ
Ｌ） 、 （ｂ） 、 （０）の工程順断面図に示すよ
うな構成であった。
Ｌ） 、 （ｂ） 、 （０）の工程順断面図に示すよ
うな構成であった。
まず、第２図（ＩＬ）のように、ｐ型シリコン基板１上
に砒素あるいはアンチモンの熱拡散等により低抵抗埋込
層２を形成したのち、上記シリコン基板１上にｎ型のエ
ピタキシャル層３を成長させる。
に砒素あるいはアンチモンの熱拡散等により低抵抗埋込
層２を形成したのち、上記シリコン基板１上にｎ型のエ
ピタキシャル層３を成長させる。
つぎに、第２図中）のように、通常の写真蝕刻法を用い
て、７ツ酸系のエツチング液でエピタキシャル層の１部
をエツチング除去し、厚いエピタキシャル領域３１と薄
いエピタキシャル領域３２を形成する。この領域３１は
高耐圧トランジスタを形成するための領域、領域３２は
高周波トランジスタを形成するための領域である。
て、７ツ酸系のエツチング液でエピタキシャル層の１部
をエツチング除去し、厚いエピタキシャル領域３１と薄
いエピタキシャル領域３２を形成する。この領域３１は
高耐圧トランジスタを形成するための領域、領域３２は
高周波トランジスタを形成するための領域である。
そして、第２図（０）のように、領域３１と領域３２を
分離するためのＰ中型拡散分離領域７．ｎ十型コレクタ
ウオール８．Ｐ型ベース領域９ｔｎ＋Ｊエミッタ１ｏを
形成する。
分離するためのＰ中型拡散分離領域７．ｎ十型コレクタ
ウオール８．Ｐ型ベース領域９ｔｎ＋Ｊエミッタ１ｏを
形成する。
−最終的には、第２図（ｄ）のように、二酸化シリコン
１１の一部に、通常の写真蝕刻法を用いて開口し、この
開口をコンタクト窓として、回部にアルミニウム電極１
２を形成し、その上にシリコンナイトライド膜等の保護
膜１３を形成する。
１１の一部に、通常の写真蝕刻法を用いて開口し、この
開口をコンタクト窓として、回部にアルミニウム電極１
２を形成し、その上にシリコンナイトライド膜等の保護
膜１３を形成する。
発明が解決しようとする問題点
このような従来の構成では、厚いエピタキシャル領域と
薄いエピタキシャル領域の境界の段差が急峻となるため
に、トランジスタ間の配線が断線しやすいという問題点
があった。
薄いエピタキシャル領域の境界の段差が急峻となるため
に、トランジスタ間の配線が断線しやすいという問題点
があった。
本発明はこのような問題点を解決するためのもので、厚
いエピタキシャル領域と薄いエピタキシャル領域を同一
チップ上に形成し、かつ厚いエピタキシャル領域と薄い
エピタキシャル領域の境界をなだらかに形成する半導体
装置の製造方法を提供することを目的とするものである
。
いエピタキシャル領域と薄いエピタキシャル領域を同一
チップ上に形成し、かつ厚いエピタキシャル領域と薄い
エピタキシャル領域の境界をなだらかに形成する半導体
装置の製造方法を提供することを目的とするものである
。
問題点を解決するだめの手段
この問題点を解決するために本発明は、選択酸化法、い
わゆるＬＯＣＯ８法を用いて薄いエピタキシャル領域を
形成しようとする領域のみに厚いシリコン酸化膜を形成
し、その酸化膜をエツチング除去することによシ薄いエ
ピタキシャル領域と厚いエピタキシャル領域を同時に、
なおかつなだらかな境界を有するように形成するもので
ある。
わゆるＬＯＣＯ８法を用いて薄いエピタキシャル領域を
形成しようとする領域のみに厚いシリコン酸化膜を形成
し、その酸化膜をエツチング除去することによシ薄いエ
ピタキシャル領域と厚いエピタキシャル領域を同時に、
なおかつなだらかな境界を有するように形成するもので
ある。
作用
この構成により、厚いエピタキシャル領域と薄いエピタ
キシャル領域を同一チップ上に形成し、かつなだらかな
境界を有することにより、配線の段切れを無くすること
ができる。
キシャル領域を同一チップ上に形成し、かつなだらかな
境界を有することにより、配線の段切れを無くすること
ができる。
実施例
第１図（ｊ） 、 ｃｂ）、 （０）は本発明の一実施
例による半導体集積回路の製造方法を示す工程順断面図
である。
例による半導体集積回路の製造方法を示す工程順断面図
である。
第１図（ＩＬ）のように、Ｐ型シリコン基板１に砒素あ
るいはアンチモンの熱拡散により低抵抗埋込層２を形成
し、上記シリコン基板１上にｎ型のエピタキシャル層３
を成長させた後、保護酸化膜４及びシリコンナイトライ
ド膜６を順次成長させた後、写真蝕刻法によシリコンナ
イトライド膜にパターン形成を行なう。
るいはアンチモンの熱拡散により低抵抗埋込層２を形成
し、上記シリコン基板１上にｎ型のエピタキシャル層３
を成長させた後、保護酸化膜４及びシリコンナイトライ
ド膜６を順次成長させた後、写真蝕刻法によシリコンナ
イトライド膜にパターン形成を行なう。
つぎに、第１図中）のように、熱酸化法によシ薄いエピ
タキシャル領域を形成しようとする領域にＬＯＣＯ８酸
化膜６を成長させる。
タキシャル領域を形成しようとする領域にＬＯＣＯ８酸
化膜６を成長させる。
そして、第１図（０）のように、７ツ酸系のエツチング
液を用いて、保護酸化膜４及びＬＯＧＯ８酸化膜６をエ
ツチング除去し、厚いエピタキシャル領域３１と薄いエ
ピタキシャル領域３２をその境界をなだらかに形成する
。この段階が従来例第２図（ｂ）の工程と対応しておシ
、以降の半導体素子形成工程は、引き続き、第２図（０
）及び（（１）の工程に従い、厚いエピタキシャル領域
３１に高耐圧トランジスタを、薄いエピタキシャル領域
３２に高周波トランジスタ或いはＩ２Ｌゲート等を形成
する過程へとつながれる。
液を用いて、保護酸化膜４及びＬＯＧＯ８酸化膜６をエ
ツチング除去し、厚いエピタキシャル領域３１と薄いエ
ピタキシャル領域３２をその境界をなだらかに形成する
。この段階が従来例第２図（ｂ）の工程と対応しておシ
、以降の半導体素子形成工程は、引き続き、第２図（０
）及び（（１）の工程に従い、厚いエピタキシャル領域
３１に高耐圧トランジスタを、薄いエピタキシャル領域
３２に高周波トランジスタ或いはＩ２Ｌゲート等を形成
する過程へとつながれる。
発明の効果
以上のように本発明によれば、同一チップ内に容易に厚
いエピタキシャル領域と薄いエピタキシャル領域を形成
することができ、かつその境界領域をなだらかに形成す
ることができる。厚いエピタキシャル領域に高耐圧トラ
ンジスタを、薄いエピタキシャル領域には高周波トラン
ジスタ或いは１２Ｌゲート等を形成することにより、同
一チップ内に高性能デバイスを形成することができる。
いエピタキシャル領域と薄いエピタキシャル領域を形成
することができ、かつその境界領域をなだらかに形成す
ることができる。厚いエピタキシャル領域に高耐圧トラ
ンジスタを、薄いエピタキシャル領域には高周波トラン
ジスタ或いは１２Ｌゲート等を形成することにより、同
一チップ内に高性能デバイスを形成することができる。
さらに、トランジスタとトランジスタ間の配線の段切れ
の心配の無い信頼性の高い集積回路を作ることが容易で
あるという効果が得られる。
の心配の無い信頼性の高い集積回路を作ることが容易で
あるという効果が得られる。
第１図は本発明の一実施例による半導体集積回路の製造
方法を示す工程順断面図、第２図は従来の半導体集積回
路の製造方法を示す工程順断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｎ十
型低抵抗埋込層、３・・・・・・ｎ型エピタキシャル層
、４・・・・・・保護酸化膜、６・・・・・・シリコン
ナイトライド膜、６・・・・・・ｈｏｃｏｓ酸化膜、７
・・・・・・Ｐ中型拡散分離領域、８・・・・・・ｎ十
型コレクタウオール、９・・・・・・Ｐａベース領Ｍ、
１０・・・・・・ｎ中型エミッタ、１１・・・・・・二
酸化シリコン膜、１２・・・・・・アルミニウム電極、
１３・・・・・・保護膜、３１・・・・・・厚いエピタ
キシャル領域、３２・・・・・・薄いエピタキシャル領
域。
方法を示す工程順断面図、第２図は従来の半導体集積回
路の製造方法を示す工程順断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｎ十
型低抵抗埋込層、３・・・・・・ｎ型エピタキシャル層
、４・・・・・・保護酸化膜、６・・・・・・シリコン
ナイトライド膜、６・・・・・・ｈｏｃｏｓ酸化膜、７
・・・・・・Ｐ中型拡散分離領域、８・・・・・・ｎ十
型コレクタウオール、９・・・・・・Ｐａベース領Ｍ、
１０・・・・・・ｎ中型エミッタ、１１・・・・・・二
酸化シリコン膜、１２・・・・・・アルミニウム電極、
１３・・・・・・保護膜、３１・・・・・・厚いエピタ
キシャル領域、３２・・・・・・薄いエピタキシャル領
域。
Claims (1)
- 第１導電型半導体基板の一主面上に第２導電型の第１層
の半導体層をエピタキシャル成長させる工程、前記第１
層の半導体層の表面を酸化してシリコン酸化膜を形成す
る工程、全面にシリコンナイトライド膜を形成する工程
、写真蝕刻法により前記シリコンナイトライド膜にパタ
ーン形成する工程、熱酸化法により、前記第１層の半導
体層を選択酸化する工程、前記シリコン酸化膜及びシリ
コンナイトライド膜を完全除去して、前記第１層の半導
体層の厚い領域と薄い領域を形成する工程とをそなえた
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082892A JPS61241973A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082892A JPS61241973A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241973A true JPS61241973A (ja) | 1986-10-28 |
Family
ID=13786923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082892A Pending JPS61241973A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241973A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788762A (en) * | 1980-11-21 | 1982-06-02 | Mitsubishi Electric Corp | Semicomductor ic |
-
1985
- 1985-04-18 JP JP60082892A patent/JPS61241973A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788762A (en) * | 1980-11-21 | 1982-06-02 | Mitsubishi Electric Corp | Semicomductor ic |
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