JPS61234417A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS61234417A JPS61234417A JP60075722A JP7572285A JPS61234417A JP S61234417 A JPS61234417 A JP S61234417A JP 60075722 A JP60075722 A JP 60075722A JP 7572285 A JP7572285 A JP 7572285A JP S61234417 A JPS61234417 A JP S61234417A
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- Japan
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- signal
- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔藤東上の利用分野〕
本発明はマイクロコンピュータに関し、特にＰチャンネ
ル型とＮチャンネル型のＭＯ１９電界効果トランジスタ
を組み合せて形成される０Ｍ０８回路で半導体集積回路
として形成されたマイクロコンピュータＩ／ｃ胸する。
ル型とＮチャンネル型のＭＯ１９電界効果トランジスタ
を組み合せて形成される０Ｍ０８回路で半導体集積回路
として形成されたマイクロコンピュータＩ／ｃ胸する。
近年マイクロコンビ、−夕は６穐の機器に応用されてお
シ、その電源として小容量の電池が用いられることも多
い。又、電源の切断時にはコンデンサによってバックア
ップされることもある。そのため、マイクロコンピータ
をできる限り長時間にわたり正常動作させるためには、
低消費電力化が必須である。
シ、その電源として小容量の電池が用いられることも多
い。又、電源の切断時にはコンデンサによってバックア
ップされることもある。そのため、マイクロコンピータ
をできる限り長時間にわたり正常動作させるためには、
低消費電力化が必須である。
一般にＰチャンネル型ＭＯ８電界効果トランジスタとＮ
チャンネル型とを組み合せて形成される０Ｍ０８回路の
消費電力は、出力状態の変化する動作時はその周波数に
比例し、出力状態の変化しない静止時にはリーク電流に
よる消費電力のみで、動作時に比べて非常に小さくなる
。０Ｍ０８回路の性質を利用して各種の低消費電力化さ
れたマイクロコンピュータが発表されている。例えば、
マイクロコンピュータ中の所定の動作の行われない回路
へのクロックの供給を停止させたシ、あるいは発振を停
止させ全てのクロックを停止させデータ・メモリ等の所
定の回路をそのまま保持するよ５Ｋしたマイクロコンピ
ータや、ＣＲ発振器を用いて抵抗値几の値を変えて発振
周波数を変化させるようにしたマイクロコンビ、−夕等
がある。
チャンネル型とを組み合せて形成される０Ｍ０８回路の
消費電力は、出力状態の変化する動作時はその周波数に
比例し、出力状態の変化しない静止時にはリーク電流に
よる消費電力のみで、動作時に比べて非常に小さくなる
。０Ｍ０８回路の性質を利用して各種の低消費電力化さ
れたマイクロコンピュータが発表されている。例えば、
マイクロコンピュータ中の所定の動作の行われない回路
へのクロックの供給を停止させたシ、あるいは発振を停
止させ全てのクロックを停止させデータ・メモリ等の所
定の回路をそのまま保持するよ５Ｋしたマイクロコンピ
ータや、ＣＲ発振器を用いて抵抗値几の値を変えて発振
周波数を変化させるようにしたマイクロコンビ、−夕等
がある。
一般にマイクロコンピュータでは応用システムの処理時
間を一定に保つ必要があるときには、クロック信号の発
生に水晶発振器が用いられる。従って、クロック信号の
供給を停止させたり、発振を停止させたシすると所定の
動作が継続できない。
間を一定に保つ必要があるときには、クロック信号の発
生に水晶発振器が用いられる。従って、クロック信号の
供給を停止させたり、発振を停止させたシすると所定の
動作が継続できない。
またＣ几発振部では周波数の精度がよい安定したクロッ
ク信号の供給ができない。
ク信号の供給ができない。
以上のように従来技術では安定した処理速度をもち、か
つ所定の動作を停止させることなく、低消費電力化対策
の施されたマイクロコンピュータが得られないという問
題点があった。
つ所定の動作を停止させることなく、低消費電力化対策
の施されたマイクロコンピュータが得られないという問
題点があった。
本発明の目的は、このような従来技術の問題点を、０Ｍ
０８回路の消費電力が動作周波数に比例することに注目
して高速・低速の２個の水晶発振器を用いて通常は高速
のクロック信号によシ動作し、低消費電力動作時には低
速のクロック信号によシ動作させることによって解決し
、常に安定した動作が可能でかつ低消費電力化が図れる
マイクロコンビ、−夕を提供することにある。
０８回路の消費電力が動作周波数に比例することに注目
して高速・低速の２個の水晶発振器を用いて通常は高速
のクロック信号によシ動作し、低消費電力動作時には低
速のクロック信号によシ動作させることによって解決し
、常に安定した動作が可能でかつ低消費電力化が図れる
マイクロコンビ、−夕を提供することにある。
本発明のマイクロコンピュータは、異なる周波数で発振
して高速のクロック信号と低速のクロック信号とを発生
する二つの発振部と、これら二つの発振部の発生する二
つのクロック信号のいずれか一方に同期して動作する中
央処理部と、プログラムを記憶する記憶部と、中央処理
部からクロック切換信号が発生したとき中央処理部への
入力クロック信号を前述の二つのクロック信号の一方か
ら他方へ切換えるクロック選択部と、中央処理部への入
力クロック信号のうち、高速のクロック信号から低速の
クロック信号に切り換えるクロック切換信号が発生した
Ｖｉ後の１クロツクが中央処理部へ入力されるのを禁止
するクロック制御部と、二つの発振部の発生するクロッ
ク信号を計数しオーバーフローしたとき中央処理部へオ
ーバーフロー信号を送り、もって中央処理部へ加えるク
ロック信号を低速のクロック信号から高速のクロック信
号に切り換えるカウンタ部を備えている。
して高速のクロック信号と低速のクロック信号とを発生
する二つの発振部と、これら二つの発振部の発生する二
つのクロック信号のいずれか一方に同期して動作する中
央処理部と、プログラムを記憶する記憶部と、中央処理
部からクロック切換信号が発生したとき中央処理部への
入力クロック信号を前述の二つのクロック信号の一方か
ら他方へ切換えるクロック選択部と、中央処理部への入
力クロック信号のうち、高速のクロック信号から低速の
クロック信号に切り換えるクロック切換信号が発生した
Ｖｉ後の１クロツクが中央処理部へ入力されるのを禁止
するクロック制御部と、二つの発振部の発生するクロッ
ク信号を計数しオーバーフローしたとき中央処理部へオ
ーバーフロー信号を送り、もって中央処理部へ加えるク
ロック信号を低速のクロック信号から高速のクロック信
号に切り換えるカウンタ部を備えている。
次に、図面を参照して本発明を説明する。
第１図は本発明の一実施例を示すプロ、り因である。中
央処理部（以彼ＣＰＵという）１１はＣＰＵクロック１
２に同期して記憶部１３に記憶されたプログラムに従っ
て演算処理を実行する。
央処理部（以彼ＣＰＵという）１１はＣＰＵクロック１
２に同期して記憶部１３に記憶されたプログラムに従っ
て演算処理を実行する。
クロック選択部１４は高周波で発振する発振部１５から
の基本タロツク１６と低周波で発振する発振部１７から
の基本クロック１８のいずれか一方をＣＰＵＩＩから送
られるクロック切換信号１９に従って切り換え、クロッ
ク制御部１１０に入力する。クロック切換信号１９が送
られ、基本クロック１６，１８が一方から他方へ切換え
られるとき、幅の狭いパルスが発生し、これがＣＰＵＩ
１に入力されると誤動作を起こす可能性がある。この
ため、クロック制御部１１０はクロック切換信号１９が
送られた直後の１クロツクがＣＰＵＩＩに入力されるの
を禁止し、その後のクロック信号をｃｐｕクロック１２
としてＣＰＵＩＩに入力する。これによってＣＰＵクロ
ック１２として高速の基本クロック１６より幅の狭いパ
ルスはＣＰＵ１１に入力されることがないのでＣＰＵＩ
１が誤動作を起こすことを防ぐことができる。また、
ＣＰＵＩ １は低速の基本クロック１８に同期して動作
しているときは、クロック停止信号１１により高周波の
発振部１５０発撤全停止させ低消費電力化を図る。そし
て低速の基本クロック１８に同期して動作しているとき
に、高速の基本クロック１６に同期して動作する状態へ
移るときはまずりロ、り停止信号１１１を解除する。カ
ウンタ部１１２はクロック停止信号１１１が解除される
と′０”から計数を開始し、所定の計数値に達するとオ
ーバーフロー信号１１３をＣＰＵＩ １へ送る。
の基本タロツク１６と低周波で発振する発振部１７から
の基本クロック１８のいずれか一方をＣＰＵＩＩから送
られるクロック切換信号１９に従って切り換え、クロッ
ク制御部１１０に入力する。クロック切換信号１９が送
られ、基本クロック１６，１８が一方から他方へ切換え
られるとき、幅の狭いパルスが発生し、これがＣＰＵＩ
１に入力されると誤動作を起こす可能性がある。この
ため、クロック制御部１１０はクロック切換信号１９が
送られた直後の１クロツクがＣＰＵＩＩに入力されるの
を禁止し、その後のクロック信号をｃｐｕクロック１２
としてＣＰＵＩＩに入力する。これによってＣＰＵクロ
ック１２として高速の基本クロック１６より幅の狭いパ
ルスはＣＰＵ１１に入力されることがないのでＣＰＵＩ
１が誤動作を起こすことを防ぐことができる。また、
ＣＰＵＩ １は低速の基本クロック１８に同期して動作
しているときは、クロック停止信号１１により高周波の
発振部１５０発撤全停止させ低消費電力化を図る。そし
て低速の基本クロック１８に同期して動作しているとき
に、高速の基本クロック１６に同期して動作する状態へ
移るときはまずりロ、り停止信号１１１を解除する。カ
ウンタ部１１２はクロック停止信号１１１が解除される
と′０”から計数を開始し、所定の計数値に達するとオ
ーバーフロー信号１１３をＣＰＵＩ １へ送る。
ＣＰＵＩＩはオーバーフロー信号１１３が発生したのを
確認後、クロック切換え信号１９によってＣＰＵクロッ
ク１２を高速の基本クロック１６に切換える。カウンタ
部１１２がオーバーフロー信号１１３を発生するときの
計数値は発振部１５のもつ水晶発振子の発掘安定時間に
よって定まる。
確認後、クロック切換え信号１９によってＣＰＵクロッ
ク１２を高速の基本クロック１６に切換える。カウンタ
部１１２がオーバーフロー信号１１３を発生するときの
計数値は発振部１５のもつ水晶発振子の発掘安定時間に
よって定まる。
第２図はクロック選択部１４とクロック制御部１１０の
具体的な回路例であり、ｗ４３図はクロ。
具体的な回路例であり、ｗ４３図はクロ。
り切換時の各種信号のタイミングチャートである。
以下に第２図、第３図を参照して本発明の一実施例の動
作を説明する。
作を説明する。
初期状態では凡・Ｓフリ、プ・７０．グ２１はリセット
され、几・Ｓクリップ・７０ツブ２２はセットされてい
るとする。このときクロック選択部１４中のＡＮＤゲー
ト２３，２４，０几ゲート２５で構成されるマルチプレ
クサによシ高速のクロック１６が選択され、クロック信
号２６としてクロック制御部１１０中のＡＮＤゲート２
７に入力される。几・Ｓスリップ・７０ツブ２２の出力
は″１”であるから、クロック信号２６即ち高速のクロ
ック１６がＣＰＵクロック１２としてＣＰｏｌｌに入力
される。
され、几・Ｓクリップ・７０ツブ２２はセットされてい
るとする。このときクロック選択部１４中のＡＮＤゲー
ト２３，２４，０几ゲート２５で構成されるマルチプレ
クサによシ高速のクロック１６が選択され、クロック信
号２６としてクロック制御部１１０中のＡＮＤゲート２
７に入力される。几・Ｓスリップ・７０ツブ２２の出力
は″１”であるから、クロック信号２６即ち高速のクロ
ック１６がＣＰＵクロック１２としてＣＰｏｌｌに入力
される。
タイミングＴ１でＣＰＵＩＩから高速から低速へのクロ
ック切換信号２８がクロック選択部１４に入力されたと
する。クロック切換信号２８は高速の基本クロック１６
に同期させて送られる。このとき、Ｂ−８フリ、プ・７
０ツブ２１はリセットされるため、低速の基本クロック
１８が選択され、クロック信号２６としてクロック制御
部１１０に入力される。第３図かられかるようにクロッ
ク信号２６に幅の狭いパルス３１がタイミングＴ１で発
生する。一方、凡・Ｓ７リップ・フロ、プ２２はＯ几ゲ
ート２９を通してクロック切換信号２８によシタイミン
グＴ１でリセットされるため、ＡＮＤゲート２７によシ
上記のクロック信号２６の幅の狭いパルス３１はカット
される。そしてクロック信号２６が次に′１″となるタ
イミングＴ２で几・Ｓ７リップ・フロップ２２がセット
され、クロック信号２６がＣＰＵクロック１２としてＣ
ＰＬＩ １２に入力される。
ック切換信号２８がクロック選択部１４に入力されたと
する。クロック切換信号２８は高速の基本クロック１６
に同期させて送られる。このとき、Ｂ−８フリ、プ・７
０ツブ２１はリセットされるため、低速の基本クロック
１８が選択され、クロック信号２６としてクロック制御
部１１０に入力される。第３図かられかるようにクロッ
ク信号２６に幅の狭いパルス３１がタイミングＴ１で発
生する。一方、凡・Ｓ７リップ・フロ、プ２２はＯ几ゲ
ート２９を通してクロック切換信号２８によシタイミン
グＴ１でリセットされるため、ＡＮＤゲート２７によシ
上記のクロック信号２６の幅の狭いパルス３１はカット
される。そしてクロック信号２６が次に′１″となるタ
イミングＴ２で几・Ｓ７リップ・フロップ２２がセット
され、クロック信号２６がＣＰＵクロック１２としてＣ
ＰＬＩ １２に入力される。
ＣＰＵＩＩが低速の基本クロック１８に同期して動作し
ているときは、クロック停止信号１１１を′１”にし、
高周波で発振する発掘部１５の発振を停止させ低消ｉｔ
力化を図る（タイミングＴ３）。
ているときは、クロック停止信号１１１を′１”にし、
高周波で発振する発掘部１５の発振を停止させ低消ｉｔ
力化を図る（タイミングＴ３）。
再び高速の基本タロ、り１６に同期して動作させるとき
は、ＣＰＵＩ １はまずクロック停止信号１１１を＠０
″にし、発振部１５０発＆１−開始させる（タイミング
Ｔ４）。このときカウンタ部１１２は１０”から、高速
の基本クロック１６を計数し、所定のカウント数に達す
るとオーバーフロー信号１１３をＣＰＵＩＩに送る（タ
イミングＴ５）。ＣＰＵＩ １はオーバーフロー信号１
１３を検出すると、タイミングＴ６で低速から高速への
クロック切換信号２１０を発生する。このクロック切換
信号２１０も高速の基本クロック１６に同期している。
は、ＣＰＵＩ １はまずクロック停止信号１１１を＠０
″にし、発振部１５０発＆１−開始させる（タイミング
Ｔ４）。このときカウンタ部１１２は１０”から、高速
の基本クロック１６を計数し、所定のカウント数に達す
るとオーバーフロー信号１１３をＣＰＵＩＩに送る（タ
イミングＴ５）。ＣＰＵＩ １はオーバーフロー信号１
１３を検出すると、タイミングＴ６で低速から高速への
クロック切換信号２１０を発生する。このクロック切換
信号２１０も高速の基本クロック１６に同期している。
クロック切換信号２１０により、Ｒ−８７リツプ・フロ
ップ２１はリセットされ、高速の基本タロツク１６がク
ロック信号２６としてクロック制御部１１０に入力され
る。Ｒ−８フリツプ・フロップ２２はクロック切換信号
２１０によシリセットされるため、タイミングＴ６で発
生する幅の狭いパルス３２はＡＮＤゲート２７によシ除
去される。そして次に、クロック信号２６が６１ｎとな
るタイミングＴ７でＲ，−８７リツプ・７０ツブ２２が
セットされ、クロック信号２６カ（ＣＰＵクロック１２
としてＣＰＵ１１に入力される。
ップ２１はリセットされ、高速の基本タロツク１６がク
ロック信号２６としてクロック制御部１１０に入力され
る。Ｒ−８フリツプ・フロップ２２はクロック切換信号
２１０によシリセットされるため、タイミングＴ６で発
生する幅の狭いパルス３２はＡＮＤゲート２７によシ除
去される。そして次に、クロック信号２６が６１ｎとな
るタイミングＴ７でＲ，−８７リツプ・７０ツブ２２が
セットされ、クロック信号２６カ（ＣＰＵクロック１２
としてＣＰＵ１１に入力される。
このように、クロック制御部１１０はＲ−Ｓフリップ・
フロ、プ２２とＡＮＤゲート２７によってクロック切換
え直後の１クロツクを除去し、幅の狭いパルスが発生し
ても°ＣＰＵクロック１２としてＣＰＵＩＩに入力され
ないように制御している。これによって高速・低速のク
ロックを切換えたときでもＣＰＵＩ １１に誤動作が起
こるのを防ぐことができるので、任意に高速・低速のク
ロツりを切換えることができる。そして低速の基本クロ
ック１８で動作しているときは高速のクロック発振部１
５の発振を停止させれ＃：ｌ：ＣＰＵＩＩが高速の基本
クロック１６で動作しているときに比べて大幅に消費電
力を減少させることができる。
フロ、プ２２とＡＮＤゲート２７によってクロック切換
え直後の１クロツクを除去し、幅の狭いパルスが発生し
ても°ＣＰＵクロック１２としてＣＰＵＩＩに入力され
ないように制御している。これによって高速・低速のク
ロックを切換えたときでもＣＰＵＩ １１に誤動作が起
こるのを防ぐことができるので、任意に高速・低速のク
ロツりを切換えることができる。そして低速の基本クロ
ック１８で動作しているときは高速のクロック発振部１
５の発振を停止させれ＃：ｌ：ＣＰＵＩＩが高速の基本
クロック１６で動作しているときに比べて大幅に消費電
力を減少させることができる。
以上説明したように本発明のマイクロコンピュータは、
上記の構成によシ通常動作時は高速のクロックにより演
算処理の高速化を実現し、低消費電力動作時には低速の
クロックに切シ換えて動作し高速のクロックの発振を停
止させることができるので、消費電力を低減して常に安
定した精度の高い動作速度をもつマイクロコンピータが
得られる。
上記の構成によシ通常動作時は高速のクロックにより演
算処理の高速化を実現し、低消費電力動作時には低速の
クロックに切シ換えて動作し高速のクロックの発振を停
止させることができるので、消費電力を低減して常に安
定した精度の高い動作速度をもつマイクロコンピータが
得られる。
例えは、通常動作時には４．１９ＭＨｚのクロックで高
速動作し、低消費電力動作時には３２ｋＨｚの低速クロ
ックで時計機能だけは継続させておくことができるなど
その効果は大きい。
速動作し、低消費電力動作時には３２ｋＨｚの低速クロ
ックで時計機能だけは継続させておくことができるなど
その効果は大きい。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例のクロック選択部、クロ。 り制御部の具体的な回路例を示すブロック図、第３図は
本発明の一実施例の動作を示すタイミングチャートであ
る。 １１・・・・・・中央処理部、１２・旧・・ＣＰＵクロ
ック、１３・・・・・・記憶部、１４・・・・・・クロ
ック選択部、１５゜１７・・・・・・発振部、１６，１
８・・・・・・基本クロック信号、１９・・・・・・ク
ロック切換信号、１１ｏ・・・・・・クロック制御部、
１１１・・・・・・クロック停止信号、１１２・・・・
・・カウンタ部、１１３・旧・・オーバーフロー信号、
２１．２２・・・・・・Ｒ−８７リツプ・７０．プ、２
３゜２４．２７・・・・・・ＡＮＩ）ゲート、２５．２
９・旧・・０凡ゲート、２６・・・・・・クロック信号
、２８，２１０・・・・・・クロック切換信号、３１，
３２・・・・・・幅の狭いパルス。
明の一実施例のクロック選択部、クロ。 り制御部の具体的な回路例を示すブロック図、第３図は
本発明の一実施例の動作を示すタイミングチャートであ
る。 １１・・・・・・中央処理部、１２・旧・・ＣＰＵクロ
ック、１３・・・・・・記憶部、１４・・・・・・クロ
ック選択部、１５゜１７・・・・・・発振部、１６，１
８・・・・・・基本クロック信号、１９・・・・・・ク
ロック切換信号、１１ｏ・・・・・・クロック制御部、
１１１・・・・・・クロック停止信号、１１２・・・・
・・カウンタ部、１１３・旧・・オーバーフロー信号、
２１．２２・・・・・・Ｒ−８７リツプ・７０．プ、２
３゜２４．２７・・・・・・ＡＮＩ）ゲート、２５．２
９・旧・・０凡ゲート、２６・・・・・・クロック信号
、２８，２１０・・・・・・クロック切換信号、３１，
３２・・・・・・幅の狭いパルス。
Claims (1)
- 異なる周波数で発振してクロック信号を発生する二つの
発振部と、該二つの発振部の発生する二つのクロック信
号のいずれか一方に同期して動作する中央処理部と、プ
ログラムを記憶する記憶部と、前記中央処理部からクロ
ック切換信号が発生したとき前記中央処理部へ入力する
クロック信号を前記二つのクロック信号の一方から他方
へ切換えるクロック選択部と、前記中央処理部へ入力す
るクロック信号のうちクロック切換信号が発生した直後
の１クロックが前記中央処理部へ入力されるのを禁止す
るクロック制御部と、前記二つの発振部の発生するクロ
ック信号を計数しオーバーフローしたとき前記中央処理
部へオーバーフロー信号を送るカウンタ部とを備えたこ
とを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075722A JPS61234417A (ja) | 1985-04-10 | 1985-04-10 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075722A JPS61234417A (ja) | 1985-04-10 | 1985-04-10 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234417A true JPS61234417A (ja) | 1986-10-18 |
Family
ID=13584440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075722A Pending JPS61234417A (ja) | 1985-04-10 | 1985-04-10 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134616A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0398188A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード |
-
1985
- 1985-04-10 JP JP60075722A patent/JPS61234417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134616A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0398188A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード |
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