JPS6120035B2 - - Google Patents
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- JPS6120035B2 JPS6120035B2 JP57084316A JP8431682A JPS6120035B2 JP S6120035 B2 JPS6120035 B2 JP S6120035B2 JP 57084316 A JP57084316 A JP 57084316A JP 8431682 A JP8431682 A JP 8431682A JP S6120035 B2 JPS6120035 B2 JP S6120035B2
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- 238000000034 method Methods 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 11
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- 230000015654 memory Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/70—Arrangements for image or video recognition or understanding using pattern recognition or machine learning
- G06V10/74—Image or video pattern matching; Proximity measures in feature spaces
- G06V10/75—Organisation of the matching processes, e.g. simultaneous or sequential comparisons of image or video features; Coarse-fine approaches, e.g. multi-scale approaches; using context analysis; Selection of dictionaries
- G06V10/751—Comparing pixel values or logical combinations thereof, or feature values having positional relevance, e.g. template matching
- G06V10/7515—Shifting the patterns to accommodate for positional errors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/70—Arrangements for image or video recognition or understanding using pattern recognition or machine learning
- G06V10/74—Image or video pattern matching; Proximity measures in feature spaces
- G06V10/75—Organisation of the matching processes, e.g. simultaneous or sequential comparisons of image or video features; Coarse-fine approaches, e.g. multi-scale approaches; using context analysis; Selection of dictionaries
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- Computer Vision & Pattern Recognition (AREA)
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- Image Processing (AREA)
- Length Measuring Devices By Optical Means (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、パターン認識法を用いて特定のパタ
ーンの位置を検出する装置に係わり、特に検出速
度の高速化をはかつた位置検出装置に関する。
ーンの位置を検出する装置に係わり、特に検出速
度の高速化をはかつた位置検出装置に関する。
［発明の技術的背景とその問題点］
従来、例えば半導体装置の製造工程で電極の位
置や切断位置を検出する手段として、パターン認
識法を用いたものがある。この種の装置は、例え
ば工業用テレビジヨン（ITV）カメラで被検出パ
ターンを含む所定の領域を撮像して画素化したの
ちメモリに記憶し、このメモリに記憶された画素
化情報を所定の小領域分ずつ位置を順次ステツプ
移動させながら読出して予め設定してある基準パ
ターン情報とそれぞれ比較し、これらの比較結果
から特定のパターンの位置を検出するものであ
る。
置や切断位置を検出する手段として、パターン認
識法を用いたものがある。この種の装置は、例え
ば工業用テレビジヨン（ITV）カメラで被検出パ
ターンを含む所定の領域を撮像して画素化したの
ちメモリに記憶し、このメモリに記憶された画素
化情報を所定の小領域分ずつ位置を順次ステツプ
移動させながら読出して予め設定してある基準パ
ターン情報とそれぞれ比較し、これらの比較結果
から特定のパターンの位置を検出するものであ
る。
ところが従来のこの種の装置は、画素化画像情
報と基準パターン情報とを比較するに際し、全画
素を比較の対象として水平走査方向および垂直走
査方向にそれぞれ１画素ずつステツプ移動させる
ことにより行なつている。このため、比較に多大
な時間を要し、検出速度の高速化をはかれないと
いう問題があつた。
報と基準パターン情報とを比較するに際し、全画
素を比較の対象として水平走査方向および垂直走
査方向にそれぞれ１画素ずつステツプ移動させる
ことにより行なつている。このため、比較に多大
な時間を要し、検出速度の高速化をはかれないと
いう問題があつた。
［発明の目的］
本発明の目的は、画像の比較に要する時間を短
縮して検出速度の高速化する位置検出装置を提供
することにある。
縮して検出速度の高速化する位置検出装置を提供
することにある。
［発明の概要］
本発明は、上記目的を達成するために、記憶回
路から画素化画像情報を所定の小領域分ずつ位置
をステツプ移動させながら読出す際に、読出し画
素を水平走査方向および垂直走査方向にそれぞれ
任意の整数Ｒ個おきに選択して読出すようにし、
かつ上記小領域のステツプ移動を水平走査方向に
ｉ（ｉ＝０，１，２，３…）を可変しながら行な
うとともに垂直走査方向にｊ（ｊ＝０，１，２，
３，…）を可変しながら行なうと定義したとき、
各ステツプ移動毎の小領域の左上端に位置する画
素ａがそれぞれ ａ｛（１＋Zi），（１＋Zj）｝ ａ｛（２＋Zi），（２＋Zj）｝ ａ｛（３＋Zi），（３＋Zj）｝ ： ａ｛（Ｚ＋Zi），（Ｚ＋Zj）｝ となるように記憶回路の読出し番地を指定して読
出すようにしたものである。ただしＺ＝Ｒ＋１で
ある。
路から画素化画像情報を所定の小領域分ずつ位置
をステツプ移動させながら読出す際に、読出し画
素を水平走査方向および垂直走査方向にそれぞれ
任意の整数Ｒ個おきに選択して読出すようにし、
かつ上記小領域のステツプ移動を水平走査方向に
ｉ（ｉ＝０，１，２，３…）を可変しながら行な
うとともに垂直走査方向にｊ（ｊ＝０，１，２，
３，…）を可変しながら行なうと定義したとき、
各ステツプ移動毎の小領域の左上端に位置する画
素ａがそれぞれ ａ｛（１＋Zi），（１＋Zj）｝ ａ｛（２＋Zi），（２＋Zj）｝ ａ｛（３＋Zi），（３＋Zj）｝ ： ａ｛（Ｚ＋Zi），（Ｚ＋Zj）｝ となるように記憶回路の読出し番地を指定して読
出すようにしたものである。ただしＺ＝Ｒ＋１で
ある。
また別の本発明は、上記各ステツプ移動毎の小
領域の左上端に位置する画素ａがそれぞれ ａ｛（１＋Zi），（１＋Zi）｝ ａ｛（２＋Zi），（１＋Zj）｝ ａ｛（３＋Zi），（１＋Zj）｝ ： ａ｛（Ｚ＋Zi），（１＋Zj）｝ となるように記憶手段の読出し番地を指定して画
素化画像情報を読出すようにしたものである。
領域の左上端に位置する画素ａがそれぞれ ａ｛（１＋Zi），（１＋Zi）｝ ａ｛（２＋Zi），（１＋Zj）｝ ａ｛（３＋Zi），（１＋Zj）｝ ： ａ｛（Ｚ＋Zi），（１＋Zj）｝ となるように記憶手段の読出し番地を指定して画
素化画像情報を読出すようにしたものである。
さらに他の本発明は、ステツプ移動毎の小領域
の左上端に位置する画素ａがそれぞれ ａ｛（１＋Zi），（１＋Zj）｝ ａ｛（１＋Zi），（２＋Zj）｝ ａ｛（１＋Zi），（３＋Zj）｝ ： ａ｛（１＋Zi），（Ｚ＋Zj）｝ となるように記憶回路の読出し番地を指定して画
素化画像情報を読出し制御することにより、前記
目的を達成しようとするものである。
の左上端に位置する画素ａがそれぞれ ａ｛（１＋Zi），（１＋Zj）｝ ａ｛（１＋Zi），（２＋Zj）｝ ａ｛（１＋Zi），（３＋Zj）｝ ： ａ｛（１＋Zi），（Ｚ＋Zj）｝ となるように記憶回路の読出し番地を指定して画
素化画像情報を読出し制御することにより、前記
目的を達成しようとするものである。
［発明の実施例］
先ず、本発明の一実施例における位置検出装置
を説明するに先立ち、本実施例の特徴とする画像
情報の読出方式について説明する。第１図は撮像
して得た画素化画像情報を画像メモリに記憶した
状態を模式的に示すもので、Ｘは水平走査方向、
Ｙは垂直走査方向をそれぞれ示している。
を説明するに先立ち、本実施例の特徴とする画像
情報の読出方式について説明する。第１図は撮像
して得た画素化画像情報を画像メモリに記憶した
状態を模式的に示すもので、Ｘは水平走査方向、
Ｙは垂直走査方向をそれぞれ示している。
本実施例の画像読出方式は、先ず画素化画像情
報を１画素おきに読出すようにしている。例え
ば、第１図の第１行目の画素群および第１列目の
画素群に着目した場合、画素a11から読出しを行
なうものとすると、それぞれ画素a11，a13，a15，
a17…a1(o-1)および画素a11，a31，a51，a71，…ａ(
ｎ−１）を読出す。
報を１画素おきに読出すようにしている。例え
ば、第１図の第１行目の画素群および第１列目の
画素群に着目した場合、画素a11から読出しを行
なうものとすると、それぞれ画素a11，a13，a15，
a17…a1(o-1)および画素a11，a31，a51，a71，…ａ(
ｎ−１）を読出す。
そして、このような読出し形態で、画素化画像
情報を小領域分ずつ読出し位置を水平走査方向お
よび垂直走査方向にそれぞれステツプ移動させな
がら読出す。ただし、この読出しは、上記ステツ
プ移動の順番を水平走査方向Ｘに ｉ（ｉ＝０，１，２，３，…）とし、かつ垂直
走査方向Ｙにｊ（ｊ＝０，１，２，３，…）とし
たとき、ステツプ移動毎の各小領域の左上端に位
置する画素がそれぞれ ａ｛（１＋2i），（１＋2j）｝ ………(1) ａ｛（２＋2i），（２＋2j）｝ ………(2) となるように行なう。
情報を小領域分ずつ読出し位置を水平走査方向お
よび垂直走査方向にそれぞれステツプ移動させな
がら読出す。ただし、この読出しは、上記ステツ
プ移動の順番を水平走査方向Ｘに ｉ（ｉ＝０，１，２，３，…）とし、かつ垂直
走査方向Ｙにｊ（ｊ＝０，１，２，３，…）とし
たとき、ステツプ移動毎の各小領域の左上端に位
置する画素がそれぞれ ａ｛（１＋2i），（１＋2j）｝ ………(1) ａ｛（２＋2i），（２＋2j）｝ ………(2) となるように行なう。
この読出し動作を、小領域の大きさを５×５画
素とした場合を例にとつて説明すると次のように
なる。すなわち、先ず上記第(1)式に従つて、第２
図ａに示す如く各ステツプ移動毎の左上端に位置
する画素がa1 1，a13，a15，…となるように実線
イ，二点鎖線ロ，二線鎖線ハ，…の順に水平走査
方向Ｘへ小領域をステツプ移動させる。そして、
水平走査方向の終端まで移動を行なうと、小領域
の位置を図中二点鎖線ニのように垂直走査方向Ｙ
にステツプ移動させたのち上記イ，ロ，ハ，…と
同様に水平走査方向Ｘへのステツプ移動を行なわ
せ、画像を読出す。そうして以下上記動作を繰り
返して全画面分のステツプ移動を行ない、それぞ
れ読出しを終了すると、今度は前記第(2)式に従つ
てステツプ移動を行なう。すなわち、小領域の位
置を先ず第２図ｂに示す如く実線イ′の位置、つ
まり左上端に位置する画素がa22となる位置に設
定し、この状態で小領域を図中二点鎖線ロ′，二
点鎖線ハ′，…の順に水平走査方向Ｘへステツプ
移動させてその画像読出しを行なう。そして、こ
の水平走査方向Ｘのステツプ移動を終了すると、
小領域の位置を垂直走査方向Ｙに図中二点鎖線
ニ′のようにステツプ移動させたのち、上記水平
走査方向の動作と同様のステツプ移動を行ない、
以後同様に全画面に対して上記ステツプ移動を繰
り返し行なつてすべての読出しを終了する。
素とした場合を例にとつて説明すると次のように
なる。すなわち、先ず上記第(1)式に従つて、第２
図ａに示す如く各ステツプ移動毎の左上端に位置
する画素がa1 1，a13，a15，…となるように実線
イ，二点鎖線ロ，二線鎖線ハ，…の順に水平走査
方向Ｘへ小領域をステツプ移動させる。そして、
水平走査方向の終端まで移動を行なうと、小領域
の位置を図中二点鎖線ニのように垂直走査方向Ｙ
にステツプ移動させたのち上記イ，ロ，ハ，…と
同様に水平走査方向Ｘへのステツプ移動を行なわ
せ、画像を読出す。そうして以下上記動作を繰り
返して全画面分のステツプ移動を行ない、それぞ
れ読出しを終了すると、今度は前記第(2)式に従つ
てステツプ移動を行なう。すなわち、小領域の位
置を先ず第２図ｂに示す如く実線イ′の位置、つ
まり左上端に位置する画素がa22となる位置に設
定し、この状態で小領域を図中二点鎖線ロ′，二
点鎖線ハ′，…の順に水平走査方向Ｘへステツプ
移動させてその画像読出しを行なう。そして、こ
の水平走査方向Ｘのステツプ移動を終了すると、
小領域の位置を垂直走査方向Ｙに図中二点鎖線
ニ′のようにステツプ移動させたのち、上記水平
走査方向の動作と同様のステツプ移動を行ない、
以後同様に全画面に対して上記ステツプ移動を繰
り返し行なつてすべての読出しを終了する。
したがつて、このような読出し方式により読出
される画素は、第３図に示す斜線、および横線
に示すものとなり、すべての画素を読出す場合
に比べて著しく少なくなる。この結果、画像の比
較に要する時間は短縮される。なお、上記読出し
方式では、比較に供する画素数が減るために比較
密度が粗になるが、全画面の画素数が多いたため
実用上特に障害とはならい。
される画素は、第３図に示す斜線、および横線
に示すものとなり、すべての画素を読出す場合
に比べて著しく少なくなる。この結果、画像の比
較に要する時間は短縮される。なお、上記読出し
方式では、比較に供する画素数が減るために比較
密度が粗になるが、全画面の画素数が多いたため
実用上特に障害とはならい。
第４図は、本実施例の位置検出装置の構成を示
すブロツク図で、この装置は、被検出パターンを
含む所定の領域を撮像する工業用テレビジヨン
（ITV）カメラ１と、このITVカメラ１で得られ
た画像情報を二値化する二値化回路２と、その２
値化画像情報を一定のサンプリング周期でサンプ
リングして画素化画像情報として記憶する画像メ
モリ３と、上記画素化画像情報の読出しを制御す
る第１の読出制御回路４と、基準パターン情報を
記憶した基準パターンメモリ５と、上記基準パタ
ーン情報の読出しを制御する第２の読出制御回路
６と、上記画像メモリ３から読出された画素化画
像情報を上記基準パターンメモリ５から読出され
る基準パターン情報と画素毎にレベル比較して一
致するか否かを論理判定するマツチング回路７
と、このマツチング回路７で得られた判定情報を
演算して被検出パターンの位置情報を算出すると
ともに以上の各回路の動作も制御するマイクロプ
ロセツサからなる中央処理装置（CPU）８とか
ら構成されている。
すブロツク図で、この装置は、被検出パターンを
含む所定の領域を撮像する工業用テレビジヨン
（ITV）カメラ１と、このITVカメラ１で得られ
た画像情報を二値化する二値化回路２と、その２
値化画像情報を一定のサンプリング周期でサンプ
リングして画素化画像情報として記憶する画像メ
モリ３と、上記画素化画像情報の読出しを制御す
る第１の読出制御回路４と、基準パターン情報を
記憶した基準パターンメモリ５と、上記基準パタ
ーン情報の読出しを制御する第２の読出制御回路
６と、上記画像メモリ３から読出された画素化画
像情報を上記基準パターンメモリ５から読出され
る基準パターン情報と画素毎にレベル比較して一
致するか否かを論理判定するマツチング回路７
と、このマツチング回路７で得られた判定情報を
演算して被検出パターンの位置情報を算出すると
ともに以上の各回路の動作も制御するマイクロプ
ロセツサからなる中央処理装置（CPU）８とか
ら構成されている。
前記画像メモリ３は、供給される画素化画像情
報の画素数、例えば256×256ビツト分の記憶領域
を有し、上記画素化画像情報を得られる順に例え
ば第５図に示す如く各アドレスに書込んでいる。
報の画素数、例えば256×256ビツト分の記憶領域
を有し、上記画素化画像情報を得られる順に例え
ば第５図に示す如く各アドレスに書込んでいる。
ところで、第１の読出制御回路４は、CPU８
から出力されるアドレスカウントパルス計数して
２通りの読出アドレス情報を作成するアドレスカ
ウンタ４１と、このアドレスカウンタ４１から出
力される上記２通りに読出アドレス情報のうちい
ずれか一方をCPU８からの切換指令に従つて選
択し、画像メモリ３に与える切換回路４２とから
構成されている。ここで上記２通りの読出しアド
レス情報は、それぞれ前記第(1)式および第(2)式に
対応して定められるもので、水平走査方向Ｘおよ
び垂直走査方向Ｙの各最下位桁をそれぞれ“Ｌ”
レベルに固定した偶数読出アドレスと、同様に各
最下位桁を“Ｈ”レベルに固定した奇数読出アド
レスとからなる。第６図はこれらの各読出アドレ
スと画像メモリ３のビツト単位書込アドレスとの
対応関係を示すものである。
から出力されるアドレスカウントパルス計数して
２通りの読出アドレス情報を作成するアドレスカ
ウンタ４１と、このアドレスカウンタ４１から出
力される上記２通りに読出アドレス情報のうちい
ずれか一方をCPU８からの切換指令に従つて選
択し、画像メモリ３に与える切換回路４２とから
構成されている。ここで上記２通りの読出しアド
レス情報は、それぞれ前記第(1)式および第(2)式に
対応して定められるもので、水平走査方向Ｘおよ
び垂直走査方向Ｙの各最下位桁をそれぞれ“Ｌ”
レベルに固定した偶数読出アドレスと、同様に各
最下位桁を“Ｈ”レベルに固定した奇数読出アド
レスとからなる。第６図はこれらの各読出アドレ
スと画像メモリ３のビツト単位書込アドレスとの
対応関係を示すものである。
一方第２の読出制御回路６は、CPU８からの
アドレスクロツクパルスを計数して１種類の読出
アドレス情報を作成するアドレスカウンタ６１
と、上記読出アドレス情報をCPU８からの切換
指令に従つて択一的に２個の基準パターンメモリ
５１，５２に供給する切換回路６２とかから構成
されている。なお、これらの基準パターンメモリ
５１，５２には、それぞれ前記第(1)式および第(2)
式に対応して予め画素選択された基準パターン情
報が記憶してある。これらの基準パターン情報
は、例えば32×32画素から構成される。
アドレスクロツクパルスを計数して１種類の読出
アドレス情報を作成するアドレスカウンタ６１
と、上記読出アドレス情報をCPU８からの切換
指令に従つて択一的に２個の基準パターンメモリ
５１，５２に供給する切換回路６２とかから構成
されている。なお、これらの基準パターンメモリ
５１，５２には、それぞれ前記第(1)式および第(2)
式に対応して予め画素選択された基準パターン情
報が記憶してある。これらの基準パターン情報
は、例えば32×32画素から構成される。
このような構成であるから、CPU８からスタ
ート信号を発すると、ITVカメラ１により被検出
パターンを含む所定領域が撮像され、その画素化
画像情報が画像メモリ３に記憶される。この記憶
が終了するとCPU８は、第１の読出制御回路４
および第２の読出制御回路６の各切換回路４２，
６２にそれぞれ切換指令を出力する。そして、こ
れにより先ず偶数読出アドレスが画像メモリ３に
印加されるように、またそれに対応する基準パタ
ーン情報を記憶したメモリ５１が選択されるよう
にそれぞれ切換回路４２，６２を切換制御する。
そしてCPU８は、第１の読出制御回路４および
第２の読出制御回路６の各アドレスカウンタ４
１，６１に対しアドレスカウントパルスを供給
し、アドレスカウンタ４１，６１から互いに同期
して読出アドレス情報を発生する。そうすると、
画像メモリ３には偶数読出アドレスが順次供給さ
れ、この結果画像メモリ３からは偶数アドレスに
記憶されている画素が順次読出される。例えば第
５図の場合には、アドレスH0000，H0002，
H0004，…に対応して画素a11，a13，a15，…がそ
れぞれ読出される。そうして読出された各画素
は、マツチング回路７で基準パターンメモリ５１
から同時に読出される基準パターン情報の各画素
とそれぞれレベル比較され、レベルが一致してい
る場合には例えば“Ｈ”レベルの判定信号が、一
方不一致の場合には“Ｌ”レベルの判定信号が
CPU８に導入される。そうして、基準パターン
情報と同一の大きさ（32×32画素）分だけ、つま
り小領域分の判定信号が導入されると、CPU８
は、“Ｈ”レベルの数、つまり一致した画素数を
計数して一時記憶する。
ート信号を発すると、ITVカメラ１により被検出
パターンを含む所定領域が撮像され、その画素化
画像情報が画像メモリ３に記憶される。この記憶
が終了するとCPU８は、第１の読出制御回路４
および第２の読出制御回路６の各切換回路４２，
６２にそれぞれ切換指令を出力する。そして、こ
れにより先ず偶数読出アドレスが画像メモリ３に
印加されるように、またそれに対応する基準パタ
ーン情報を記憶したメモリ５１が選択されるよう
にそれぞれ切換回路４２，６２を切換制御する。
そしてCPU８は、第１の読出制御回路４および
第２の読出制御回路６の各アドレスカウンタ４
１，６１に対しアドレスカウントパルスを供給
し、アドレスカウンタ４１，６１から互いに同期
して読出アドレス情報を発生する。そうすると、
画像メモリ３には偶数読出アドレスが順次供給さ
れ、この結果画像メモリ３からは偶数アドレスに
記憶されている画素が順次読出される。例えば第
５図の場合には、アドレスH0000，H0002，
H0004，…に対応して画素a11，a13，a15，…がそ
れぞれ読出される。そうして読出された各画素
は、マツチング回路７で基準パターンメモリ５１
から同時に読出される基準パターン情報の各画素
とそれぞれレベル比較され、レベルが一致してい
る場合には例えば“Ｈ”レベルの判定信号が、一
方不一致の場合には“Ｌ”レベルの判定信号が
CPU８に導入される。そうして、基準パターン
情報と同一の大きさ（32×32画素）分だけ、つま
り小領域分の判定信号が導入されると、CPU８
は、“Ｈ”レベルの数、つまり一致した画素数を
計数して一時記憶する。
上記小領域分のマツチング処理を終了すると、
CPU８は小領域の位置を例えば前記第２図ａに
示したように順次ステツプ移動させながら上記マ
ツチング処理を行ない、全画面（256×256画素）
分の判定情報を得る。そして、各ステツプ移動毎
に得た判定情報、つまり画素レベル一致数をそれ
ぞれ比較して一致数が最大となるステツプ移動位
置を認識する。
CPU８は小領域の位置を例えば前記第２図ａに
示したように順次ステツプ移動させながら上記マ
ツチング処理を行ない、全画面（256×256画素）
分の判定情報を得る。そして、各ステツプ移動毎
に得た判定情報、つまり画素レベル一致数をそれ
ぞれ比較して一致数が最大となるステツプ移動位
置を認識する。
以上の動作を終了すると、CPU８は次に各切
換回路４２，６２に切換指令を出力して画像メモ
リ３に奇数読出アドレスを供給させるとともに、
基準パターンメモリ５２を選択する。そして、ア
ドレスカウンタ４１，６１にアドレスカウントパ
ルスを順次供給して読出アドレス情報を発生させ
る。そうすると、今度は奇数読出アドレスに記憶
されている画素が画像メモリ３から順次読出さ
れ、基準パターンメモリ５２からの基準パターン
情報と各画素毎にマツチング回路７でレベル比較
される。そして、この比較により得られた判定信
号は、CPU８で“Ｈ”レベルの数が計数され
る。そうして第１の小領域における判定結果が得
られると、CPU８は第２図ｂに示す如く小領域
の位置を二点鎖線ロ′，ハ′，…ニ′，…のように
順次ステツプ移動させながら上記マツチング処理
を行ない、各ステツプ移動毎の判定結果を得る。
そして、これらの各判定結果を相互に比較して画
素レベル一致数が最大となるステツプ移動位置を
認識する。この認識を終了するとCPU８は、最
後に前記偶数読出アドレスによる読出時に得た一
致画素数の最大値と、奇数読出アドレスによる読
出時に得た一致画素数の最大値とを相互に比較す
る。そして、上記各最大値の差が所定値以上のと
きは一致画素数の大きい方のステツプ移動位置を
検出位置情報とし、一方差が所定値に満たないと
きは各ステツプ移動位置の中間位置を検出位置情
報とする。
換回路４２，６２に切換指令を出力して画像メモ
リ３に奇数読出アドレスを供給させるとともに、
基準パターンメモリ５２を選択する。そして、ア
ドレスカウンタ４１，６１にアドレスカウントパ
ルスを順次供給して読出アドレス情報を発生させ
る。そうすると、今度は奇数読出アドレスに記憶
されている画素が画像メモリ３から順次読出さ
れ、基準パターンメモリ５２からの基準パターン
情報と各画素毎にマツチング回路７でレベル比較
される。そして、この比較により得られた判定信
号は、CPU８で“Ｈ”レベルの数が計数され
る。そうして第１の小領域における判定結果が得
られると、CPU８は第２図ｂに示す如く小領域
の位置を二点鎖線ロ′，ハ′，…ニ′，…のように
順次ステツプ移動させながら上記マツチング処理
を行ない、各ステツプ移動毎の判定結果を得る。
そして、これらの各判定結果を相互に比較して画
素レベル一致数が最大となるステツプ移動位置を
認識する。この認識を終了するとCPU８は、最
後に前記偶数読出アドレスによる読出時に得た一
致画素数の最大値と、奇数読出アドレスによる読
出時に得た一致画素数の最大値とを相互に比較す
る。そして、上記各最大値の差が所定値以上のと
きは一致画素数の大きい方のステツプ移動位置を
検出位置情報とし、一方差が所定値に満たないと
きは各ステツプ移動位置の中間位置を検出位置情
報とする。
したがつて、以上のようにパターンマツチング
を行なつた場合、偶数読出アドレスおよび奇数読
出アドレスで画素の読出しを行なつたときの各マ
ツチング処理回数は、全画面の画素数が256×
256、基準パターン情報の画素数が32×32である
ため、それぞれ（128−32）×（128−32）＝9216回
となる。したがつて、検出に要するマツチング処
理数の合計は （128−32）×（128−32）×２＝18432回 となり、従来の全画素を読出してそれぞれマツチ
ング処理を行なう場合、つまり （256−64）×（256−64）＝36864回 に比べて半減する。このため検出に要する時間は
従来の半分となつて、検出速度の大幅な高速化が
可能となる。
を行なつた場合、偶数読出アドレスおよび奇数読
出アドレスで画素の読出しを行なつたときの各マ
ツチング処理回数は、全画面の画素数が256×
256、基準パターン情報の画素数が32×32である
ため、それぞれ（128−32）×（128−32）＝9216回
となる。したがつて、検出に要するマツチング処
理数の合計は （128−32）×（128−32）×２＝18432回 となり、従来の全画素を読出してそれぞれマツチ
ング処理を行なう場合、つまり （256−64）×（256−64）＝36864回 に比べて半減する。このため検出に要する時間は
従来の半分となつて、検出速度の大幅な高速化が
可能となる。
なお、上記のようにマツチング処理に供する画
素数が減ることによりマツチング密度が粗となる
が、画素密度に比べてある程度大きなパターンを
検出する限りにおいては検出精度の低下は極めて
小さく、実用上何ら支障を生じない。
素数が減ることによりマツチング密度が粗となる
が、画素密度に比べてある程度大きなパターンを
検出する限りにおいては検出精度の低下は極めて
小さく、実用上何ら支障を生じない。
このように本実施例によれば、画像メモリ３の
読出アドレスを偶数と奇数とに分割してそれぞれ
１画素おきに読出すように指定し、画素化画像情
報の読出しを行なつたことによつて、マツチング
処理に供する画像数を半減し得てその分検出時間
の短縮をはかることができる。また本実施例であ
れば、マツチング処理に供する画素の分布を第３
図に示す如く画面に対し斜め方向に方向性が生じ
るように設定しているので、例えば半導体装置の
ボンデイング電極のように縦方向と横方向のライ
ンをそれぞれ有するパターンを検出する場合に、
両方向とも検出もれを生じることなく確実に検出
できる利点がある。さらに本実施例では、偶数読
出アドレスの指定時と奇数読出アドレスの指定時
とにおいてそれぞれ得た一致画素数の最大値を比
較し、その差が所定値以上の場合に最大値の大き
な方のステツプ移動位置を検出位置として採用
し、一方差が所定値未満のとき各最大値を呈する
ステツプ移動位置の中間位置を検出位置とするよ
うにしている。したがつて、検出精度をより一層
向上させることができる。
読出アドレスを偶数と奇数とに分割してそれぞれ
１画素おきに読出すように指定し、画素化画像情
報の読出しを行なつたことによつて、マツチング
処理に供する画像数を半減し得てその分検出時間
の短縮をはかることができる。また本実施例であ
れば、マツチング処理に供する画素の分布を第３
図に示す如く画面に対し斜め方向に方向性が生じ
るように設定しているので、例えば半導体装置の
ボンデイング電極のように縦方向と横方向のライ
ンをそれぞれ有するパターンを検出する場合に、
両方向とも検出もれを生じることなく確実に検出
できる利点がある。さらに本実施例では、偶数読
出アドレスの指定時と奇数読出アドレスの指定時
とにおいてそれぞれ得た一致画素数の最大値を比
較し、その差が所定値以上の場合に最大値の大き
な方のステツプ移動位置を検出位置として採用
し、一方差が所定値未満のとき各最大値を呈する
ステツプ移動位置の中間位置を検出位置とするよ
うにしている。したがつて、検出精度をより一層
向上させることができる。
次に第７図ａ，ｂおよび第８図を参照して本発
明の他の実施例を説明する。この実施例の前記一
実施例を異なるところは、小領域の位置を水平走
査方向Ｘにｉ（ｉ＝０，１，２，３，…）を可変
して行なうとともに垂直走査方向Ｙにｊ（ｊ＝
０，１，２，３，…）を可変して行なうものとし
たとき、ステツプ移動毎の各小領域の左上端に位
置する画素がそれぞれ ａ｛（１＋2i），（１＋2j）｝ ………(3) ａ｛（２＋2i），（１＋2j）｝ ………(4) となるように、１画素おきの画像読出しを行なう
ようにした点である。
明の他の実施例を説明する。この実施例の前記一
実施例を異なるところは、小領域の位置を水平走
査方向Ｘにｉ（ｉ＝０，１，２，３，…）を可変
して行なうとともに垂直走査方向Ｙにｊ（ｊ＝
０，１，２，３，…）を可変して行なうものとし
たとき、ステツプ移動毎の各小領域の左上端に位
置する画素がそれぞれ ａ｛（１＋2i），（１＋2j）｝ ………(3) ａ｛（２＋2i），（１＋2j）｝ ………(4) となるように、１画素おきの画像読出しを行なう
ようにした点である。
例えば、小領域の大きさを５×５画素とした場
合、先ず前記第(3)式に従つて、ステツプ移動毎の
各小領域の左上端に位置する画素がa11，a13，
a15，…，a31，a33，a35，…となるように、小領域
の位置を第７図ａの実線イから二点鎖線ロ，ハ，
…，ニの如くステツプ移動させる。そして、全画
面に対してステツプ移動を終了し、各小領域毎の
基準パターン情報（５×５画素）とのマツチング
処理を終了すると、次に前記第(4)式に従つてステ
ツプ移動を行わせる。つまり、今度はステツプ移
動毎の各小領域の左上端に位置する画素がa21，
a23，a25，…，a41，a43，…となるように、小領域
の位置を第７図ｂの実線イ′から二点鎖線ロ′，
ハ′，…，ニ′の順にステツプ移動させる。そし
て、全画面に対してステツプ移動させたところ
で、画像読出を終了する。
合、先ず前記第(3)式に従つて、ステツプ移動毎の
各小領域の左上端に位置する画素がa11，a13，
a15，…，a31，a33，a35，…となるように、小領域
の位置を第７図ａの実線イから二点鎖線ロ，ハ，
…，ニの如くステツプ移動させる。そして、全画
面に対してステツプ移動を終了し、各小領域毎の
基準パターン情報（５×５画素）とのマツチング
処理を終了すると、次に前記第(4)式に従つてステ
ツプ移動を行わせる。つまり、今度はステツプ移
動毎の各小領域の左上端に位置する画素がa21，
a23，a25，…，a41，a43，…となるように、小領域
の位置を第７図ｂの実線イ′から二点鎖線ロ′，
ハ′，…，ニ′の順にステツプ移動させる。そし
て、全画面に対してステツプ移動させたところ
で、画像読出を終了する。
なお、上記読出された画素と基準パターン情報
とのマツチング処理動作は、前記一実施例と全く
同様にしてなされる。
とのマツチング処理動作は、前記一実施例と全く
同様にしてなされる。
このように本実施例であれば、読出される画素
は第８図の斜線および横線に示すものとな
り、しべての画素を読出す場合に比べて前記実施
例同様半減する。したがつて、マツチング処理に
要する時間は短縮され、検出速度の高速化をはか
ることができる。また本実施例であれば、水平走
査方向Ｘの読出し画素密度が均一なものとなるた
め、特に水平走査方向Ｘの直線パターンを確実に
検出することができ、例えば半導体ウエハのダイ
シングラインを検出する場合に有用である。
は第８図の斜線および横線に示すものとな
り、しべての画素を読出す場合に比べて前記実施
例同様半減する。したがつて、マツチング処理に
要する時間は短縮され、検出速度の高速化をはか
ることができる。また本実施例であれば、水平走
査方向Ｘの読出し画素密度が均一なものとなるた
め、特に水平走査方向Ｘの直線パターンを確実に
検出することができ、例えば半導体ウエハのダイ
シングラインを検出する場合に有用である。
第９図ａ，ｂは、本発明の別の実施例を示すも
のである。この実施例の特徴とするところは、小
領域の位置を水平走査方向Ｘにｉ（ｉ＝０，１，
２，３，…）を可変して行なうとともに垂直走査
方向Ｙにｊ（ｊ＝０，１，２，３，…）を可変し
て行なうものとしたとき、ステツプ移動毎の各小
領域の左上端に位置する画素がそれぞれ ａ｛（１＋2i），（１＋2j）｝ ………(5) ａ｛（１＋2i），（２＋2j）｝ ………(5)′ となるように、１画素おきの画像読出しを行なう
ようにした点である。
のである。この実施例の特徴とするところは、小
領域の位置を水平走査方向Ｘにｉ（ｉ＝０，１，
２，３，…）を可変して行なうとともに垂直走査
方向Ｙにｊ（ｊ＝０，１，２，３，…）を可変し
て行なうものとしたとき、ステツプ移動毎の各小
領域の左上端に位置する画素がそれぞれ ａ｛（１＋2i），（１＋2j）｝ ………(5) ａ｛（１＋2i），（２＋2j）｝ ………(5)′ となるように、１画素おきの画像読出しを行なう
ようにした点である。
すなわち、小領域の大きさを５×５画素とした
場合を例にとると、先ず第(5)式に従つて、小領域
の左上端に位置する画素がa11，a13，a15，…a31，
a33，…となるように第９図ａの実線イから二点
鎖線ロ，ハ，…，ニの順に小領域をステツプ移動
させる。そして全画面に対するステツプ移動を終
了すると、今度は第(6)式に従つて、小領域の左上
端に位置する画素がa12，a14，a16，…，a32，
a34，…となるように第９図ｂの実線イ′から二点
鎖線ロ′ハ′，…，ニ′の順に小領域をステツプ移
動させる。
場合を例にとると、先ず第(5)式に従つて、小領域
の左上端に位置する画素がa11，a13，a15，…a31，
a33，…となるように第９図ａの実線イから二点
鎖線ロ，ハ，…，ニの順に小領域をステツプ移動
させる。そして全画面に対するステツプ移動を終
了すると、今度は第(6)式に従つて、小領域の左上
端に位置する画素がa12，a14，a16，…，a32，
a34，…となるように第９図ｂの実線イ′から二点
鎖線ロ′ハ′，…，ニ′の順に小領域をステツプ移
動させる。
このように読出しを行なうと、読出される画素
は第１０図の斜線、横線に示すものとなり、
全画素を読出す場合に比べて半減する。したがつ
て、マツチング処理の高速化をはかり得る。また
本実施例では、読出される画素の分布が第１０図
から明らかなように垂直走査方向Ｙに一画素おき
で均一なものとなる。このため、半導体ウエハの
ダイシングラインのような垂直走査方向Ｙの直線
パターンを検出する場合に特に有用である。
は第１０図の斜線、横線に示すものとなり、
全画素を読出す場合に比べて半減する。したがつ
て、マツチング処理の高速化をはかり得る。また
本実施例では、読出される画素の分布が第１０図
から明らかなように垂直走査方向Ｙに一画素おき
で均一なものとなる。このため、半導体ウエハの
ダイシングラインのような垂直走査方向Ｙの直線
パターンを検出する場合に特に有用である。
なお、本発明は上記各実施例に限定されるもの
ではない。例えば、上記各実施例では、画素を１
画素おきに選択して読出すようにしたが、２画素
以上スキツプしながら読出すようにしてもよい。
この場合の各小領域の左上端に位置する画素は、
２画素おきの場合、例えばそれぞれ ａ｛（１＋3i），（１＋3j）｝ ………(6) ａ｛（２＋3i），（２＋3j）｝ ………(7) ａ｛（３＋3i），（３＋3j）｝ ………(8) となるようにステツプ移動を行なわせる。このよ
うな読出しにより読出される画素は、第１１図の
斜線、横線、縦線に示すものとなる。な
お、このとき上記第(6)式が斜線に、第(7)式が横
線に、第(8)式が縦線にそれぞれ対応する。ま
た第４図では、基準パターン情報として偶数読出
アドレス用および奇数読出アドレス用の２種類の
情報を用意してそれぞれ別個の基準パターンメモ
リ５１，５２に記憶させ、これらを選択的に読出
すようにしたが、基準パターン情報を画素化画像
情報と同様に画素選択して読出すようにしてもよ
い。さらに、画像情報の読出しは、全画面に対し
てステツプ移動させながら行なう以外に、検出す
べきパターンが存在する領域がおおよそ判明して
いる場合には、その限定された領域のみをステツ
プ移動させて読出しを行なつてもよい。その他、
マツチング回路およびCPUによるマツチング処
理や各読出制御回路の構成、撮像装置の種類等に
ついても、本発明の要旨を逸脱しない範囲で種々
変形して実施できる。
ではない。例えば、上記各実施例では、画素を１
画素おきに選択して読出すようにしたが、２画素
以上スキツプしながら読出すようにしてもよい。
この場合の各小領域の左上端に位置する画素は、
２画素おきの場合、例えばそれぞれ ａ｛（１＋3i），（１＋3j）｝ ………(6) ａ｛（２＋3i），（２＋3j）｝ ………(7) ａ｛（３＋3i），（３＋3j）｝ ………(8) となるようにステツプ移動を行なわせる。このよ
うな読出しにより読出される画素は、第１１図の
斜線、横線、縦線に示すものとなる。な
お、このとき上記第(6)式が斜線に、第(7)式が横
線に、第(8)式が縦線にそれぞれ対応する。ま
た第４図では、基準パターン情報として偶数読出
アドレス用および奇数読出アドレス用の２種類の
情報を用意してそれぞれ別個の基準パターンメモ
リ５１，５２に記憶させ、これらを選択的に読出
すようにしたが、基準パターン情報を画素化画像
情報と同様に画素選択して読出すようにしてもよ
い。さらに、画像情報の読出しは、全画面に対し
てステツプ移動させながら行なう以外に、検出す
べきパターンが存在する領域がおおよそ判明して
いる場合には、その限定された領域のみをステツ
プ移動させて読出しを行なつてもよい。その他、
マツチング回路およびCPUによるマツチング処
理や各読出制御回路の構成、撮像装置の種類等に
ついても、本発明の要旨を逸脱しない範囲で種々
変形して実施できる。
［発明の効果］
以上詳述したように本発明は、記憶回路に記憶
した画素化画像情報を水平走査方向および垂直走
査方向にそれぞれ任意の整数Ｒ画素おきに選択し
て読出すとともに、この読出形態で所定のステツ
プ移動を行なつて画像読出しを行ない、基準パタ
ーン情報とのマツチング処理に供するようにした
ものである。
した画素化画像情報を水平走査方向および垂直走
査方向にそれぞれ任意の整数Ｒ画素おきに選択し
て読出すとともに、この読出形態で所定のステツ
プ移動を行なつて画像読出しを行ない、基準パタ
ーン情報とのマツチング処理に供するようにした
ものである。
したがつて、本発明によれば、画像の比較に要
する時間を短縮して検出速度の高速化をはかり得
る位置検出装置を提供することができる。
する時間を短縮して検出速度の高速化をはかり得
る位置検出装置を提供することができる。
第１図〜第６図は本発明の一実施例を説明する
ためのもので、第１図は画素化画像情報の記憶状
態を示す模式図、第２図ａ，ｂおよび第３図は画
像情報の読取動作を説明するための模式図、第４
図は位置検出装置の構成を示すブロツク図、第５
図および第６図は同装置の読取制御動作を説明す
るための図、第７図ａ，ｂおよび第８図は本発明
の他の実施例における画像情報の読取動作を説明
するための模式図、第９図ａ，ｂおよび第１０図
は本発明の別の実施例における画像情報の読取動
作を説明するための模式図、第１１図は本発明の
変形例を説明するための模式図である。 １……ITVカメラ、４……第１の読出制御回
路、５……基準パターンメモリ、６……第２の読
出制御回路。
ためのもので、第１図は画素化画像情報の記憶状
態を示す模式図、第２図ａ，ｂおよび第３図は画
像情報の読取動作を説明するための模式図、第４
図は位置検出装置の構成を示すブロツク図、第５
図および第６図は同装置の読取制御動作を説明す
るための図、第７図ａ，ｂおよび第８図は本発明
の他の実施例における画像情報の読取動作を説明
するための模式図、第９図ａ，ｂおよび第１０図
は本発明の別の実施例における画像情報の読取動
作を説明するための模式図、第１１図は本発明の
変形例を説明するための模式図である。 １……ITVカメラ、４……第１の読出制御回
路、５……基準パターンメモリ、６……第２の読
出制御回路。
Claims (1)
- 【特許請求の範囲】 １ 下記構成を具備することを特徴とする位置検
出装置。 (イ) 被検出パターンを含む所定領域を撮像して上
記被検出パターンを示す画像信号を出力する撮
像手段。 (ロ) 上記画像信号を入力して２値化し、上記被検
出パターンの位置検出に用いられるマトリツク
ス状の被検出パターンデータビツト群として上
記２値化された画像信号を記憶する記憶手段。 (ハ) 上記記憶手段に電気的に接続され、上記被検
出パターンデータビツト群のビツト数より小さ
いビツト群からなるマトリツクス状の単位領域
を少なくとも１ビツトおきに水平方向及び垂直
方向に移動させることを全領域にわたつて繰返
し、上記単位領域が移動するごとに上記単位領
域から上記被検出パターンデータビツトを少な
くとも１列おきに読出すことを少なくとも１行
おきに行うように上記記憶手段の番地を指定す
る番地指定手段。 (ニ) 上記被検出パターンに対応する基準パターン
を示すマトリツクス状の基準パターンデータビ
ツト群が記憶され、上記単位領域内において読
出された被検出パターンデータビツトの位置に
対応する基準パターンデータビツトを出力する
基準パターンデータ出力手段。 (ホ) 上記記憶手段及び上記基準パターンデータ出
力手段に電気的に継続され、上記番地指定手段
により読出された上記単位領域内の被検出パタ
ーンデータビツト群とこの被検出パターンデー
タビツト群に対応する上記基準パターンデータ
ビツト群とを対応するデータビツト位置ごとに
比較して上記単位領域内の被検出パターンデー
タビツト群と上記基準パターンデータビツト群
との一致ビツト数を求めるとともにこの比較処
理を上記単位領域の移動ごとに行つて上記検出
パターンデータビツト群の上記単位領域の移動
の開始点を異ならせた全領域にわたる２回の読
出しごとに上記単位領域内の被検出パターンデ
ータビツト群と上記基準パターンデータビツト
群との最大一致ビツト数を求め上記第１回の読
出し過程にて得られた第１の最大一致ビツト数
と、上記第２回の読出し過程にて得られた第２
の最大一致ビツト数との差を求め、この差があ
らかじめ設定されている設定値より大きい場合
は、上記第１の最大一致ビツト数と上記第２の
最大一致ビツト数のうちのいずれか大きい方の
被検出パターンデータ群を有する単位領域の位
置に基づいて上記被検出パターンの位置を決定
し、且つ、上記差が上記設定値より小さい場合
は、上記第１の最大一致ビツト数を有する単位
領域の位置と上記第２の最大一致ビツト数を有
する単位領域の位置との中間位置に基づいて上
記被検出パターンの位置を決定する位置検出手
段。 ２ 第１回の読出し過程において読出された被検
出パターンデータビツトは偶数行番及び偶数列番
を有するデータビツトからなり、且つ、第２回の
読出し過程において読出された被検出パターンデ
ータビツトは、奇数行番及び奇数列番を有するデ
ータビツトからなることを特徴とする特許請求の
範囲第１項記載の位置検出装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084316A JPS58201185A (ja) | 1982-05-19 | 1982-05-19 | 位置検出装置 |
| US06/495,128 US4644584A (en) | 1982-05-19 | 1983-05-16 | Pattern position detecting apparatus |
| DE19833318303 DE3318303A1 (de) | 1982-05-19 | 1983-05-19 | Musterlagen-erkennungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084316A JPS58201185A (ja) | 1982-05-19 | 1982-05-19 | 位置検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201185A JPS58201185A (ja) | 1983-11-22 |
| JPS6120035B2 true JPS6120035B2 (ja) | 1986-05-20 |
Family
ID=13827099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084316A Granted JPS58201185A (ja) | 1982-05-19 | 1982-05-19 | 位置検出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4644584A (ja) |
| JP (1) | JPS58201185A (ja) |
| DE (1) | DE3318303A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345199A (ja) * | 1986-08-08 | 1988-02-26 | Kyushu Denshi Kinzoku Kk | 気相成長装置 |
| JPS6471117A (en) * | 1987-05-12 | 1989-03-16 | Jiemini Res Inc | Reflector for cvd reactor |
Families Citing this family (22)
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|---|---|---|---|---|
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| DE3406694A1 (de) * | 1984-02-24 | 1985-09-05 | Kleindienst GmbH, 8900 Augsburg | Verfahren und vorrichtung zum maschinellen lesen von schriftzeichen |
| KR900001976B1 (ko) * | 1984-11-01 | 1990-03-30 | 가부시끼가이샤 히다찌세이사꾸쇼 | 다수 개의 패턴 발생기를 포함하는 패턴 검사 장치 |
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