JP2948331B2 - パターン認識装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パターンマッチングの
処理を行う際の処理時間の短縮化を実現することが可能
なパターン認識装置に関し、特に半導体集積回路（Ｉ
Ｃ）や大規模集積回路（ＬＳＩ）の半導体部品のボンデ
ィング装置に用いて好適なパターン認識装置に関するも
のである。

【０００２】

【従来の技術】従来、この種のパターン認識装置による
パターンマッチングの処理方法について図６（Ａ）乃至
（Ｃ）を参照して説明すると、例えば、図６（Ａ）に示
すように、４×４の計１６個のデジタル化された画素
（ピクセル，ｐｉｘｅｌ）よりなるパターンを予めメモ
リ内に基準のパターンとして記憶する。このパターン
は、例えば、斜線部が黒情報として「１」で表わされ、
その他の白情報が「０」として表わされている。この基
準パターンと図６（Ｂ）に示すデータとのパターンマッ
チングを行うと、図６（Ｃ）に示すように、１２／１６
のマッチング数が得られる。

【０００３】このようなパターンマッチング処理を行う
パターン認識装置としては、特開昭５５−３４８００号
に示すものが知られている。このパターン認識装置で
は、１フレームに相当する全画面を基準クロックに対し
て数クロック分（例えば、４クロック毎）のサンプリン
グクロックでサンプリングした粗い画素でまず、粗探索
を行って粗いパターンマッチング処理を行い、次に基準
クロックに相当する画素により微探索を行い、装置の小
型化並びに高速化を図ろうとするものである。

【０００４】このパターン認識装置では、カメラ等から
なる撮像装置により撮像された１フレーム分の画像情報
（以下、データとも呼ぶ。）全てのデータの転送を通常
の映像信号の転送方式により行い、二値化処理部により
二値化し、この二値化されたデジタルデータを二次元展
開制御部により図３（Ａ）に示すような２５６ピクセル
（ｐｉｘｅｌ）×２５６ピクセルを含む領域となるよう
に二次元方向に展開し、この展開されたパターンから予
め規定された大きさの基準パターンを形成してメモリ内
に記憶させる。

【０００５】この基準パターンは、６４（以下、行を指
す）×６４（以下、列を指す）、すなわち合計４，０９
６ピクセルの基準領域で形成される。この基準領域を縦
方向及び横方向を基準クロックに対して４クロック毎に
サンプリングすると、１６×１６のスーパーピクセル、
すなわち２５６個の画素よりなるスーパーピクセル領域
を生成することができる。このスーパーピクセルを図３
（Ａ）に示すように４分割にすると、４つの８×８、す
なわち６４個の画素よりなるスーパーピクセル領域が生
成される。更に、この６４個の画素のうちの１つ、すな
わち１／６４は４×４の１６ピクセル分の領域で構成さ
れている。

【０００６】このような基準パターンが予めメモリ内に
記憶されるのであるが、この基準パターンと撮像装置に
より撮像される１フレーム分のデータとのパターンマッ
チングを行う場合に、この基準パターンの大きさと等し
い大きさの相関器を用意することができないという間題
がある。これは、画像処理装置内でのＩＣの処理速度や
回路構成が複雑化して装置が大型化する等の制約による
ものである。

【０００７】そこで、従来のパターン認識装置では、基
準パターンを相関器で処理可能な大きさに相当する複数
のパターン、すなわち上記の例では４つの８×８のパタ
ーンに分割して撮像装置から取り込まれるデータと比較
する方法が取られている。この撮像装置より取り込まれ
るデータは、通常の映像信号と同様に二次元展開制御部
により二次元展開された１フレーム分のシリアルデータ
が複数行、複数列に展開されてなるものであるから、例
えば、基準パターンを８行×８列で４分割したような場
合、この分割されたパターンの座標をまず（０，０）
［（０，０）は、０行０列の意味である。］、（０，
１）、（１，０）、（１，１）とすると、この分割され
た基準パターンと１フレーム分取り込まれるデータと
は、まず最初に座標（０，０）のパターンとのパターン
マッチングを行い、このパターンマッチングのマッチン
グ数をメモリに残す。次に、前のデータと同じ１フレー
ム分のデータを再度取り込み、分割されたパターンの座
標（０，１）とのパターンマッチングを行い、マッチン
グ数をメモリに書き込む。これを繰り返して次の行に掃
引されたラインで座標（１，０）、（１，１）と同じ１
フレーム分のデータとのパターンマッチングを行い、そ
のマッチング数をメモリに書き込む。そして、これら各
座標毎のマッチング数を累積加算することによって、基
準パターン全体とデータとが予め規定されたマッチング
数であるＱ値以上であるかどうかの判定を図示せぬ制御
手段により行う。

【０００８】したがって、従来の装置では、基準パター
ンの分割数と同数のデータの取り込みが行われることに
なる。この得られたマッチング数の最も多い検出点をパ
ターンマッチングが得られたものと判定し、次にこの検
出点の近傍を微探索することによって画像処理を行う。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
パターン認識装置によるパターンマッチング処理では、
基準パターンを相関器の処理可能な等しい大きさのブロ
ックに分割し、この分割された基準パターンに相当する
数のデータの取り込みを行って、分割された基準パター
ンに対するパターンマッチング数を求めて累積加算し、
全基準パターンにおけるパターンマッチング数を算出す
るので、この基準パターンの分割数に比例して処理時間
が多く必要となるという欠点がある。

【００１０】近年のように、ボンディング装置のような
短時間での処理性能が要求される装置では、従来のよう
なパターンマッチングでは、同じフレーム画像を基準パ
ターンの分割数だけ取り込むための時間分撮像装置が待
機しなければならないため、処理時間がかかり高速処理
できないという欠点がある。

【００１１】そこで、本発明は上記従来技術の欠点に鑑
みなされたもので、基準パターンの大きさよりも小さな
大きさの処理能力しか持たない相関器であっても、粗い
パターンマッチング処理を行う際のパターンマッチング
を１フレームのデータを取り込む時間内で分割された基
準パターンと１フレーム分のデータとのパターンマッチ
ングを行い、その基準座標毎の分割数を累積加算して全
基準パターンとのパターンマッチング数を算出して、高
速処理を図ることのできるパターン認識装置を提供する
ことを目的とするものである。

【００１２】

【課題を解決するための手段】本発明によるパターン認
識装置は、撮像装置から入力される１フレーム分の画像
情報を基準サンプリングクロックによってサンプリング
してデジタル化した画像情報から予め規定されたエリア
内のパターンを基準パターンとして記憶する第１の記憶
手段と、前記第１の記憶手段に記憶される基準パターン
を等しい大きさのパターンに分割し該分割されたパター
ンの選択制御を行う基準パターン選択制御部と、前記デ
ジタル化された画像情報のうち、水平方向の画像情報を
順次メモリする複数のメモリと該メモリからの画像情報
を水平方向のサンプリング間隔でサンプリングして出力
する複数の第１のセレクタと、前記第１のセレクタの各
々がサンプリングして出力した水平方向の各画像情報か
ら垂直方向のサンプリング間隔によって前記第１のセレ
クタの前記画像情報を選択する第２のセレクタとにより
前記画像情報を二次元方向に展開する二次元展開制御部
と、前記二次元展開制御部で展開される前記画像情報の
前記水平方向のサンプリング間隔及び前記垂直方向のサ
ンプリング間隔を指定するアドレス信号を生成する座標
出力部と、前記二次元展開制御部の前記第２のセレクタ
から所定のタイミングで入力される前記画像情報と前記
基準パターン選択制御部により選択される分割されたパ
ターンとのパターンマッチングを行う相関器と、前記相
関器により得られたパターンマッチング数を加算する加
算手段と、前記加算手段の出力した値を累積して記憶す
る第２の記憶手段とを備え、前記撮像装置より１フレー
ム分入力される間に、前記座標出力部は、水平方向のサ
ンプリング間隔及び垂直方向のサンプリング間隔が少な
くとも２以上のサンプリングクロックとなるアドレス信
号を出力して前記二次元展開制御部を制御し、前記二次
元展開制御部の前記第２のセレクタは前記アドレス信号
で指定された前記画像情報を前記相関器へ入力し、前記
基準パターン選択制御部は、前記基準パターンを前記分
割されたパターン単位で各座標毎に入れ換えて前記相関
器へ入力し、前記相関器は、前記第２のセレクタによっ
て指定された前記画像情報と前記基準パターン選択制御
部からの分割された基準パターンとのパターン単位での
パターンマッチング数を求め、その数を第２の記憶手段
に記憶されたパターンマッチング数に累積して全基準パ
ターンにおけるパターンマッチング数を算出する構成と
したものである。

【００１３】

【００１４】

【実施例】次に、本発明に係るパターン認識装置の実施
例について説明する。図１は、本発明に係るパターン認
識装置の回路の構成を示すブロック図、図２は、図１に
示す二次元展開制御部の構成を示すブロック図、図３
（Ａ）及び図３（Ｂ）は、二次元展開制御部により１フ
レーム分のデータが平面展開された状態を示す図及び相
関器へのデータ転送のタイミングを示す図、図４及び図
５は、本発明に係るパターンマッチングの方法を説明す
る説明図である。なお、従来の装置と同じ構成のものに
ついては同じ符号を用いて説明する。

【００１５】図１において、撮像装置１は、少なくとも
Ｘ方向及びＹ方向に移動可能なＸＹテーブル上に搭載さ
れ、テレビカメラ、レンズ、照明灯等で構成されてい
る。この撮像装置１は、下方に配置された図示せぬ搬送
機構上に位置決め載置されたリードフレーム、ＩＣチッ
プ上のパッド等の半導体部品を撮像して画像情報（以
下、データとも呼ぶ。）として二値化処理部２へ出力す
る。この二値化処理部２は、撮像装置１から出力される
転送データをタイミング発生部１０で発生する基準サン
プリングクロックによってサンプリングして二値化処理
を行い、二次元展開制御部３に二値化データを出力す
る。この二値化処理は、例えば、リードフレームのリー
ドは黒情報として「１」で表わされ、それ以外の部分は
白情報として「０」でデジタル化して表わされる。

【００１６】二次元展開制御部３は、二値化処理部２か
ら順次入力される１フレーム分のデータを二次元方向に
展開処理する。図２に示すように、二次元展開制御部３
は、ラインメモリ１０１，セレクタ２０１等で構成さ
れ、ラインメモリ１０１は、二値化処理部２から入力さ
れたシリアルな二値化データを画面上で１行分ストアす
るメモリである。１０１′，１０１″は、ラインメモリ
１０１が順次連続的に接続される複数行分Ｌの夫々のラ
インメモリを表しており、順番にラインメモリ１０１の
Ｌ_０からＬ_ｎまでとなっている。２０１，２０１′，２
０１″は、１０１，１０１′，１０１″のラインメモリ
からのデータの選択を行う第１のセレクタであり、ライ
ンメモリ１０１，１０１′，１０１″のＬ_０からＬ_ｎま
で夫々出力される１行分の水平方向のデータの中から水
平方向のサンプリング間隔Ｐ_ｘによって指定された複数
個のデータを選択できる構成となっている。３０１は、
前記第１のセレクタ２０１，２０１′，２０１″より選
択された各水平方向のサンプリング間隔Ｐ _ｘ を規定され
た複数本分（Ｌ本分）のデータの中から、図中に示す垂
直方向のサンプリング間隔Ｐ_ｙによって指定された複数
個のデータを選択することが可能な第２のセレクタであ
る。第２のセレクタ３０１によってｍ行×ｎ列（ｍ×ｎ
画素）の画像情報（データ）が得られる。

【００１７】二次元展開制御部３は、１フレーム分の画
像領域を２５６ピクセル（ｐｉｘｅｌ）×２５６ピクセ
ルの平面展開部で構成し、この２５６ピクセル（ｐｉｘ
ｅｌ ）×２５６ピクセルの展開したパターンから第２の
セレクタ３０１によって６４×６４、すなわち合計４，
０９６ピクセルの基準領域を切り出す。更に、二次元展
開制御部３は、この基準領域の縦方向及び横方向を基準
クロックに対して４クロック毎にサンプリングして、１
６×１６、すなわち２５６個の画素よりなるスーパーピ
クセルを生成する。このスーパーピクセルを４分割に構
成すると、８×８、すなわち６４個の画素よりなる分割
された基準パターンが４つ生成される。

【００１８】第１の記憶手段としての基準パターン選択
制御部６は、基準クロック並びに水平及び垂直同期信号
等を発生するタイミング発生部１０によって制御され、
撮像装置１で撮像された画像情報の座標データに基づい
てメモリ４に基準パターンとして記憶させるデータの座
標をアドレス信号として出力すると共にパターンマッチ
ングを行う際に基準パターンの座標、例えば、図４に示
すような各座標（０，０）［（０，０）は、０行０列の
意味である。］、（０，１）、（１，０）、（１，１）
の入れ替えを行う。前記基準パターンをストアするメモ
リ４は、書換え可能なメモリ（ＲＡＭ）であって、二次
元展開制御部３から転送される入力パターンｒから予め
規定されたエリア内のパターンを選定して基準パターン
を生成してストアするメモリである。また、本実施例で
は、このメモリ４に記憶させる基準パターンの生成を、
起動時に行う構成となっているが、例えば、ワイヤボン
ディング装置等で予め条件設定等を行うセルフティーチ
時において行うようにしてもよく、常に二次元展開制御
部３のデータから基準パターンを生成する必要はない。

【００１９】座標出力部７は、タイミング発生部１０に
より制御され、基準パターンの各座標と比較されるべき
パターンマッチングの対象座標を生成するものであり、
図２に示すように二次元展開制御部３のラインメモリ１
０１，１０１′，１０１″のＬ_０からＬ_ｎまで夫々出力
される１行分の水平方向のデータの中から水平方向のサ
ンプリング間隔Ｐ_ｘと、セレクタ２０１，２０１′，２
０１″より選択された各水平方向のＰ_ｘによってサンプ
リング間隔を規定された複数本分（Ｌ本分）のデータの
中から、垂直方向のサンプリング間隔Ｐ_ｙを指定するア
ドレス信号を出力するものである。この座標出力部７の
出力によって基準パターンの各座標に対応するパターン
ｃが相関器５に入力される。

【００２０】第２の記憶手段としてのマッチング数累積
メモリ８は、座標出力部７によって指定されたアドレス
に各座標におけるマッチング数を累積加算するためのメ
モリである。このマッチング数累積メモリ８から出力さ
れるデータは、セレクタ１１を介して加算器９に出力さ
れる。加算器９は、相関器５から出力されるパターンマ
ッチング数の最大値ｍ×ｎとマッチング数累積メモリ８
に累積されたマッチング数を加算するものである。

【００２１】しかして、セレクタ１１は、マッチング数
累積メモリ８からの一入力の他、図示せぬマイクロコン
ピュータ等よりなる制御手段から最初だけ０の入力がな
されるように構成されている。これは、例えば基準パタ
ーンの座標（０，０）と比較されるべき入力パターンｃ
とのマッチング数の最大値ｍ×ｎが、最初の場合にはマ
ッチング数累積メモリ８内にはストアされていないので
あるから、これを０として出力し、加算器９の出力は相
関器５からの出力であるマッチング数の最大値ｍ×ｎを
出力させてマッチング数累積メモリ８内にストアさせる
ためである。

【００２２】なお、タイミング発生部１０は、基準クロ
ック、基準となるサンプリングクロック並びに水平及び
垂直同期信号等を発生すると共に、図１に示す二次元展
開制御部３、基準パターン選択制御部６等のタイミング
制御を行う。また、装置全体の条件設定等並びに各種制
御は、図示せぬマイクロコンピュータ等よりなる制御手
段（ＣＰＵ）により行われる。

【００２３】次に、本発明によるパターン認識装置の作
用について説明する。撮像装置１から入力される１フ
レーム分のデータをタイミング発生部１０の基準サンプ
リングクロックによってサンプリングして二値化処理部
２によって二値化された画像を得、これを二次元展開制
御部３によって二次元方向に展開する。この展開された
二値化データから１６×１６のスーパピクセルよりなる
基準パターンを生成して基準パターン選択制御部６によ
り指定されたアドレスでメモリ４に記憶させる。また、
図示せぬ制御手段によってセレクタ１１から最初だけ０
が出力されるような設定が行われる。

【００２４】次に、基準パターンの大きさを１６×１
６スーパーピクセル、パターンマッチング数を算出する
Ｘ方向の座標の間隔をＰ_ｘ、Ｙ方向をＰ_ｙ、１サンプリ
ングクロックを横方向の単位座標に、また、上記横方向
１ライン分のサンプリングクロック数を縦方向の単位座
標に対応するものとすると、二次元展開制御部３により
二次元展開されたデータは、まず、二次元展開制御部３
のラインメモリ１０１のＬ_０に記憶されている０行分の
データｃが第１のセレクタ２０１のＳ_０で選択されて第
２のセレクタ３０１に出力され、次にラインメモリ１０
１のＬ_１に記憶されている１行目のデータｃが第１のセ
レクタ２０１のＳ_１で選択されて第２のセレクタ３０１
に出力され、この動作がラインメモリ１０１のＬ_ｎ，第
１のセレクタ２０１のＳ_ｎまで繰り返される。そして、
これら選択された各行方向データの中から、上記Ｐ_Ｙで
指定されたＹ方向の間隔をおいて第２のセレクタ３０１
により選択されて相関器５へ出力される。

【００２５】そして、１６×１６スーパーピクセルから
分割された基準パターンである８×８に相当する前記第
２のセレクタ３０１から相関器５に入力された比較対象
となる８×８よりなる座標（０，０）のデータとを比較
するのであるが、図３（Ｂ）に示すように、２クロック
づつサンプリングされるので、このタイミングで順次相
関器５に８×８の分割された基準パターンに相当するデ
ータが転送される。すなわち、同じライン上の座標
（０，０）と座標（０，１）にある８×８に相当するデ
ータは、基準クロック毎に生成され、２クロックの間保
持されるので、これが相関器５に転送されるタイミング
は、２クロック毎のサンプリングが行われる。

【００２６】このとき、はじめの１クロック目のタイミ
ングで図４で示す基準パターン全体の中から分割された
左上の基準パターンとのパターンマッチングを行い、２
クロック目のタイミングで図４の前記基準パターンの中
から、右上の基準パターンとのパターンマッチングを行
う。

【００２７】次に、図３（Ｂ）に示す次の行に下がって
掃引される場合には、前の行の同列座標，座標（０，
０）、座標（０，１）の２クロックの間にサンプルされ
た８×８と同一データである座標（１，０）と座標
（１，１）の２ライン目のデータｃが相関器５に転送さ
れるので、前記と同様の方法で２クロックの間にこのデ
ータｃと基準パターンの左下の分割された基準、パター
ンと右下の分割された基準パターンとが順次クロック毎
にパターンマッチングが行われることになる。

【００２８】ここで、基準パターン全体の中心に対応す
る対象パターン全体の中心座標の位置は図５（Ａ）に示
すような関係になり、この関係をパターン全体でみると
図５（Ｂ）に示すように９分割されたブロックの中心に
対象パターンが位置するとき、図５（Ａ）に示す座標点
で基準パターンとのマッチングが行われることが示され
ている。

【００２９】このようなパターンマッチング処理によ
って相関器５は、夫々のパターン、すなわち座標（０，
０）から座標（１，１）までのパターンマッチング処理
によって夫々のパターンでのマッチング数が出力されて
加算器９に入力される。この加算器９の出力は、マッチ
ング数累積メモリ８に帰還入力される構成となっている
ので、加算器９からの出力は、各対象パターンの中心座
標毎のマッチング数が累積された値が出力される。した
がって、この加算器９からの出力によって全マッチング
数が得られることになる。

【００３０】上記加算器９で得られたマッチング数の
うち、最大マッチング数が得られた検出点を基準パター
ンとのマッチングがなされたものと図示せぬ制御手段が
判定して検出点とする。

【００３１】次に、上記粗探索によって得られた検出
点までサーチを行った後、その検出点近傍の微探索を行
う。

【００３２】以上のように、本実施例に係るパターンマ
ッチング処理によれば、分割した基準パターンである８
×８のブロック単位での入れ換えを行うことにより、１
フレーム分の入力のみで、対象とするエリア全面につい
てパターンマッチング動作を行うことができ、対象とす
る入力データ１フレーム分の処理時間で粗探索によるパ
ターンマッチングを行うことが可能となる。

【００３３】本実施例では、基準パターンを８×８のパ
ターンで分割するように構成しているが、これらの値に
限らず、適宜選定して採択できることは勿論である。

【００３４】なお、本発明に係るパターン認識装置によ
れば、高速にパターンマッチング動作を実現することが
できるから、例えば半導体製造装置であるワイヤーボン
ダーにおける位置検出装置に応用された際には、その生
産性を向上させることが可能であり、位置決め装置のず
れ量検出処理時間の短縮化を図ることができる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
基準パターンの大きさよりも小さな大きさの処理能力し
か持たない相関器であっても、粗いパターンマッチング
処理を１フレームのデータを取り込む時間内で分割され
た基準パターンと１フレーム分のデータとのパターンマ
ッチングを行い、各座標毎に分割されたパターン単位で
のパターンマッチング数を累積加算して全基準パターン
とのパターンマッチング数を算出して、高速処理を図る
ことができるという効果がある。したがって、本発明に
よれば、１フレームの入力時間で処理を行うことができ
るので、１フレーム分のデータを記憶させるような特別
なメモリ等を必要としないので、回路構成等も簡単に構
成することができる。

【図面の簡単な説明】

【図１】図１は、本発明に係るパターン認識装置の回路
構成を示すブロック図である。

【図２】図２は、図１に示す二次元展開制御部の構成を
示すブロック図である。

【図３】図３（Ａ）及び図３（Ｂ）は、二次元展開制御
部により１フレーム分のデータが平面展開された状態を
示す図及び相関器へのデータ転送のタイミングを示す図
である。

【図４】図４は、本発明に係るパターンマッチングの方
法を説明する説明図である。

【図５】図５（Ａ）及び図５（Ｂ）は、本発明に係るパ
ターンマッチングの方法を説明する説明図である。

【図６】図６（Ａ）乃至図６（Ｃ）は、本発明に係るパ
ターンマッチングの方法を説明する説明図である。

【符合の説明】

１ 撮像装置 ２ 二値化処理部 ３ 二次元展開制御部 ４ メモリ（基準パターンをストアするメモリ） ５ 相関器 ６ 基準パターン選択制御部 ７ 座標出力部 ８ マッチング数累積メモリ ９ 加算器 １０ タイミング発生部 １１ セレクタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 撮像装置から入力される１フレーム分の
   画像情報を基準サンプリングクロックによってサンプリ
   ングしてデジタル化した画像情報から予め規定されたエ
   リア内のパターンを基準パターンとして記憶する第１の
   記憶手段と、 前記第１の記憶手段に記憶される基準パターンを等しい
   大きさのパターンに分割し該分割されたパターンの選択
   制御を行う基準パターン選択制御部と、 前記デジタル化された画像情報のうち、水平方向の画像
   情報を順次メモリする複数のメモリと該メモリからの画
   像情報を水平方向のサンプリング間隔でサンプリングし
   て出力する複数の第１のセレクタと、前記第１のセレク
   タの各々がサンプリングして出力した水平方向の各画像
   情報から垂直方向のサンプリング間隔によって前記第１
   のセレクタの前記画像情報を選択する第２のセレクタと
   により前記画像情報を二次元方向に展開する二次元展開
   制御部と、 前記二次元展開制御部で展開される前記画像情報の前記
   水平方向のサンプリング間隔及び前記垂直方向のサンプ
   リング間隔を指定するアドレス信号を生成する座標出力
   部と、 前記二次元展開制御部の前記第２のセレクタから所定の
   タイミングで入力される前記画像情報と前記基準パター
   ン選択制御部により選択される分割されたパターンとの
   パターンマッチングを行う相関器と、 前記相関器により得られたパターンマッチング数を加算
   する加算手段と、 前記加算手段の出力した値を累積して記憶する第２の記
   憶手段とを備え、 前記撮像装置より１フレーム分入力される間に、前記座
   標出力部は、水平方向のサンプリング間隔及び垂直方向
   のサンプリング間隔が少なくとも２以上のサンプリング
   クロックとなるアドレス信号を出力して前記二次元展開
   制御部を制御し、前記二次元展開制御部の前記第２のセ
   レクタは前記アドレス信号で指定された前記画像情報を
   前記相関器へ入力し、前記基準パターン選択制御部は、
   前記基準パターンを前記分割されたパターン単位で各座
   標毎に入れ換えて前記相関器へ入力し、前記相関器は、
   前記第２のセレクタによって指定された前記画像情報と
   前記基準パターン選択制御部からの分割された基準パタ
   ーンとのパターン単位でのパターンマッチング数を求
   め、その数を第２の記憶手段に記憶されたパターンマッ
   チング数に累積して全基準パターンにおけるパターンマ
   ッチング数を算出する構成としたことを特徴とするパタ
   ーン認識装置。