JPH06325162A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の撮像手段を用いることなく高速で画像
処理を行なうことができ、画像データの中間に処理不可
能領域が発生しない画像処理装置を提供する。 【構成】 撮影対象３の画像データを出力するセンサ４
と、センサ４の出力する画像データを互いの境界部が重
複した複数の領域のデータに分割して並列に出力する分
割回路６と、分割回路６からのデータと分割回路９から
のデータとを並行して比較する比較回路１１〜１４とを
設ける。分割回路６には、画像データ全体を取り込み可
能なメモリを画像データの分割数と同数設けたメモリ群
を２組設け、一のメモリ群が画像データを取り込む時、
他のメモリ群からデータを出力させる。各メモリが画像
データの分割領域のうち互いに異なるいずれか一の領域
に対応するデータを出力するように、かつ各メモリの出
力が同時に行なわれるようにメモリ出力動作を制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体の欠陥検査など
に使用される画像処理装置に関する。

【０００２】

【従来の技術】この種の装置として、例えば特開昭６２
−２１１５４６号公報に記載されているように、単一の
撮像手段、例えばラインセンサで撮像した画像データを
単一の処理回路に供給して欠陥検査や特徴検出などの画
像処理を行なうものがある。

【０００３】

【発明が解決しようとする課題】上述した装置では、ラ
インセンサが画像データを出力する速度より処理回路で
の処理速度の方が遅く、このため装置全体の処理速度が
処理回路の速度で制限されることが一般的である。この
処理速度を上げるには、複数のセンサで撮影対象の異な
る部分を撮影し、各センサからの出力を複数の処理回路
で並列処理することが考えられる。しかし、この場合に
は複数のセンサの配置に応じて画像データの分割位置が
変化するのでセンサを精度良く位置合わせする必要があ
り、調整作業が極めて煩わしい。しかも、画像の周縁部
については、微分処理やテンプレートマッチング等の処
理を実行できないことが多く、単純に画像データを分割
したのでは画像中の各分割領域の境界位置に処理不可能
領域が発生するおそれが大きい。この処理不可能領域は
画像データの分割数を増やすほど増加する。

【０００４】本発明の目的は、複数の撮像手段を用いな
くても高速で画像処理を行なうことができ、画像データ
の中間位置での処理不可能領域の発生も防止できる画像
処理装置を提供することにある。

【０００５】

【課題を解決するための手段】一実施例を示す図１に対
応付けて説明すると、本発明は、撮影対象３の画像デー
タを出力する撮像手段４を備えた画像処理装置に適用さ
れる。そして、上述した目的は、撮像手段４の出力する
画像データを互いの境界部が重複した複数の領域のデー
タに分割して並列に出力する画像データ分割手段６と、
画像データ分割手段６から出力される分割された画像デ
ータを並列処理する画像処理手段１１〜１４とを備える
ことにより達成される。

【０００６】請求項２の装置では、図２および図４に示
すように、画像データ分割手段６が、画像データＤの全
体を取り込み可能なメモリ６１１〜６１４（６２１〜６
２４）を画像データＤの分割数と同数設けたメモリ群６
１（６２）と、メモリ群６１（６２）の各メモリ６１１
〜６１４（６２１〜６２４）が画像データＤの分割領域
Ｂ１〜Ｂ４のうちで互いに異なるいずれか一の領域に対
応するデータｄ１〜ｄ４を出力するように、かつ各メモ
リ６１１〜６１４（６２１〜６２４）の出力が同時に行
なわれるようにメモリ群６１（６２）の出力動作を制御
するメモリ制御手段６３とを備える。請求項３の装置で
は、メモリ群６１，６２が複数設けられ、メモリ制御手
段６３は、いずれか一のメモリ群６１が画像データＤを
取り込むとき他のいずれか一のメモリ群６２が分割され
た画像データｄ１〜ｄ４を出力するように複数のメモリ
群６１，６２のデータ入出力動作を制御する。また、図
１に対応付けて説明すると、請求項４の装置では、撮像
手段４の撮影対象３の欠陥の有無を判断するための参照
画像データを取り込む参照画像データ取り込み手段８
と、参照画像データを画像データ分割手段６で分割され
る画像データと比較可能なデータに分割して並列に出力
する参照画像分割手段９とが設けられ、画像処理手段１
１〜１４は、参照画像分割手段９から出力されるデータ
と画像データ分割手段６から出力されるデータとを比較
して撮影対象３中の欠陥の有無を判断する。

【０００７】

【作用】撮像手段４が撮影対象３の画像データＤを出力
すると、画像データ分割手段６が画像データＤを複数に
分割して並列に出力し、分割されたデータを処理回路１
１〜１４が並列処理する。画像データ分割手段６でのデ
ータの分割領域の境界部が互いに重複するので、一方の
データの処理不可能領域を他方のデータの処理可能領域
と重複させて画像データの中間位置での処理不可能領域
の発生を防止することができる。

【０００８】請求項２の装置では、画像データ分割手段
６への画像データＤの取り込み時にはメモリ群６１（６
２）の各メモリ６１１〜６１４（６２１〜６２４）に画
像データＤの全体が取り込まれる。画像データ分割手段
６からのデータ出力時には、メモリ群６１（６２）の各
メモリ６１１〜６１４（６２１〜６２４）が画像データ
Ｄの分割領域のうちで互いに異なるいずれか一の領域に
対応するデータｄ１〜ｄ４を出力するように、かつ各メ
モリ６１１〜６１４（６２１〜６２４）の出力が同時に
行なわれるようにメモリ群６１（６２）の出力動作が制
御される。請求項３の装置では、撮像手段４から画像デ
ータＤを周期的に出力させる場合、いずれか一のメモリ
群６１が現在出力中の画像データＤを取り込むとき、他
のいずれか一のメモリ群６２が既に取り込まれた画像デ
ータＤを分割したデータｄ１〜ｄ４を並列に出力する。
請求項４の装置では、撮像手段４の撮影対象３の欠陥の
有無を判断するための参照画像データが参照画像データ
取り込み手段８に取り込まれ、取り込まれた参照画像デ
ータが参照画像分割手段９により画像データ分割手段６
で分割される画像データと比較可能なデータに分割され
て並列に出力される。そして、画像処理手段１１〜１４
により、参照画像分割手段９から出力されるデータと画
像データ分割手段６から出力されるデータとが比較され
て撮影対象３中の欠陥の有無が判断される。

【０００９】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。

【００１０】

【実施例】以下、図１〜図５を参照して本発明の一実施
例を説明する。図１は、本発明の画像処理装置を半導体
製造用のレチクルやマスクの欠陥検査装置に適用した例
を示すものである。図において１は水平面内を移動可能
なステージであって、その動作は中央処理演算装置（以
下、ＣＰＵと呼ぶ。）２で制御される。ステージ１の上
面にはレチクルやマスクなどの試料３が載置される。４
は試料３の任意の列を撮像してその輝度分布に対応した
画像データを出力するセンサである。このセンサ４は２
０４８画素のＣＣＤラインセンサであって、内部は８チ
ャンネルに区分されている。センサ４の各チャンネルは
それぞれ１０ＭＨｚにて出力動作が可能とされ、したが
ってセンサ４全体では画像データが８０ＭＨｚで出力さ
れる。ＣＰＵ２はセンサ４の駆動周期に同期してステー
ジ１を撮影方向と直交する方向へ移動させる。これによ
り、試料３がステージ１の移動方向に順に走査されて試
料３の全面が撮影される。

【００１１】センサ４から出力される画像データはＡＤ
変換器５で８ビットのデジタル信号に変換された後、分
割回路６に入力される。分割回路６はセンサ４の各チャ
ンネルからのデータを一旦合成し、合成された画像デー
タを互いの境界部が重複する４つのブロックのデータに
分割する。分割回路６の詳細は後述する。

【００１２】７は試料３に形成されるパターンの設計デ
ータを格納するディスクである。設計データは、一辺が
センサ４の画素数と等しい長さ（２０４８画素）、他の
一辺が試料３の全面の長さ又はそれを適当に分割した長
さの領域毎に分割されてディスク７に格納されている。
ＣＰＵ２は、試料３の検査と同期してディスク７に書き
込まれた設計データを読み込み、該データをＡＤ変換器
５と同数のビット（８ビット）に展開してフレームメモ
リ８へ出力する。すなわち、フレームメモリ８にはディ
スク７の対応領域のデータを８ビットに展開したデータ
が検査と同期して書き込まれる。フレームメモリ８は、
ＣＰＵ２からの制御信号にしたがってセンサ４の現時点
での試料走査位置に対応する位置の設計データを分割回
路９へ出力する。分割回路９の詳細も後述する。

【００１３】分割回路６，９で４分割されたデータは４
つの比較回路１１〜１４へ並列に出力される。比較回路
１１〜１４は分割回路６，９から出力されたデータを比
較し、センサ４からの画像データ中の欠陥を検出する。
検出された欠陥に関する情報は比較結果メモリ１５に一
旦記憶され、ＣＰＵ２に読み出されて不図示の表示装置
で表示される。

【００１４】分割回路６，９について説明する。なお、
分割回路６，９は入力データが異なるのみで構成は同一
であるため、以下では分割回路６について説明する。図
２（ａ）に示すように、分割回路６はセンサ４から出力
される２０４８画素の一列の画像データＤを、１ブロッ
クが５３６画素で互いの境界部が３２画素ずつ重複した
４つのブロックＢ１〜Ｂ４に分割する。このため、図２
（ｂ）に示すように、センサ４より出される画像Ｐはセ
ンサ４の配列方向（図の左右方向）に４つの領域Ｂ１〜
Ｂ４に分割され、各領域Ｂ１〜Ｂ４の境界には３２画素
分の重複領域Ｒが生じる。ブロックＢ１〜Ｂ４の重複画
素数の決め方は後述する。なお、図３に示すように、比
較回路２０の作り易さを考慮して一列の画像データＤを
１ブロックが５１２画素で互いの境界部が３２画素ずつ
重複した４つのブロックＢ11〜Ｂ14に分割することもで
きる。この場合には、２０４８画素からなる画像データ
Ｄのうち中央の１９５２画素のみを画像処理に使用す
る。

【００１５】図４は分割回路６のメモリ構造を示すもの
である。分割回路６は４つのメモリ６１１〜６１４で構
成される第１のメモリ群６１と、４つのメモリ６２１〜
６２４で構成される第２のメモリ群６２とを有する。メ
モリ６１１〜６１４，６２１〜６２４は同一サイズのメ
モリであって、ＡＤ変換器６から出力される２０４８画
素×８ビットの画像データＤの全体を等しく取り込み可
能とされる。また、メモリ６１１〜６１４，６２１〜６
２４には、各メモリ群６１，６２毎に図２で説明した画
像データＤのブロックＢ１〜Ｂ４のうちのいずれか一の
領域が出力領域として割り当てられている。すなわち、
図４に斜線で示すように、第２のメモリ群６２では、第
１のメモリ６２１に対して第１のブロックＢ１に対応す
る領域が、第２のメモリ６２２に対して第２のブロック
Ｂ２に対応する領域が、第３のメモリ６２３に対して第
３のブロックＢ３に対応する領域が、第４のメモリ６２
４に対して第４のブロックＢ４に対応する領域がそれぞ
れの出力領域として割り当てられている。第１のメモリ
群６１も同様である。

【００１６】第１、第２のメモリ群６１，６２は、セン
サ４が画像データＤの出力を開始すると、駆動制御部６
３の指示にしたがってデータの入出力動作を繰り返す。
第１のメモリ群６１と第２のメモリ群６２の入出力のタ
イミングは正反対に設定され、第１のメモリ群６１が現
在の走査に対応する画像データＤを取り込むとき、第２
のメモリ群６２は前回の走査で取り込んだ画像データＤ
を分割したデータｄ１〜ｄ４を並列に出力する。第２の
メモリ群６２が入力動作を行なうときは第１のメモリ群
６１がデータｄ１〜ｄ４を並列に出力する。なお、以上
から明らかなように、メモリ６１１〜６１４，６２１〜
６２４は、それぞれの出力領域に対応する部分以外は画
像データＤの記憶を要しない。従って、この記憶を要し
ない部分のメモリはなくてもよい。

【００１７】駆動制御部６３によるメモリ群６１，６２
の駆動周波数は、画像データＤの書き込み時とデータｄ
１〜ｄ４の読み出し時とで異なる。書き込み時の駆動周
波数はセンサ４の駆動周波数と同じく８０ＭＨｚである
が、読み出し時は出力データｄ１〜ｄ４が画像データＤ
の約１／４の大きさであるため、書き込み時の約１／４
の周波数でよい。実施例ではブロックＢ１〜Ｂ４の重複
画素数を見込んで例えば２１ＭＨｚに設定する。なお、
画像データＤを図３のように分割したときはメモリ群６
１，６２の読み出し周波数を２０ＭＨｚに設定できる。
図２の分割パターンであっても、例えばセンサ４の駆動
周波数を７７ＭＨｚとすれば読み出し周波数を２０ＭＨ
ｚに設定できる。一般に、メモリ群６１，６２の書き込
み周波数Ｆｗと読み出し周波数Ｆｒは、センサ４の画素
数をＭ、ブロックＢ１〜Ｂ４の画素数をＮとして、 Ｆｒ＝Ｆｗ×Ｎ／Ｍ をほぼ満たすように設定する。

【００１８】なお、センサ４の駆動周波数８０ＭＨｚに
て画像データＤの書き込みができないときは、メモリ６
１１〜６１４，６２１〜６２４を分割して画像データＤ
の異なる部分を並列に書き込めばよい。例えば２０４８
画素×８ビットの画像データＤを２つに分割し、前半の
１０２４画素×８ビットのデータと後半の１０２４画素
×８ビットのデータとを並列に４０ＭＨｚで書き込む。
センサ４の８チャンネルの出力をそのまま８並列で書き
込んでもよい。ただし、画像データＤの書き込みを分割
するとメモリ群６１，６２がさらに細分されてメモリの
必要個数が増加することがある。

【００１９】分割回路９では画像データＤに代えてフレ
ームメモリ８からのデータがメモリ群に交互に書き込ま
れ、ブロックＢ１〜Ｂ４に対応するデータに分割されて
並列に出力される。なお、フレームメモリ８に設計デー
タを展開する速度が不足する場合には、フレームメモリ
８を互いの境界分が重複しない複数の領域に分割して設
計データを並列に書き込み、フレームメモリ８から出力
される分割データを分割回路９にて一旦合成してから画
像データＤと同様に分割すればよい。

【００２０】比較回路１１〜１４は、分割回路６からの
データの２値化やエッジ強調処理等を行なった上で試料
３の画像中のパターンＰＴ（図２（ｂ）参照）の屈曲を
検出して分割回路９から出力されるデータと照合し、欠
陥の有無を判断する。この処理時にはパターンマッチン
グを行なうなどの理由によりデータの周縁部、実施例で
は図２に示す各ブロックＢ１〜Ｂ４の両端部が検査不可
能となることが多い。この検査不可能な領域の画素数は
比較回路１１〜１４での処理から予測でき、ブロックＢ
１〜Ｂ４の重複画素数はかかる画素数に基づいて決定さ
れる。すなわち、図２（ｃ）に示すように、隣接するブ
ロックＢｎ，Ｂn+1の検査不可能領域がＸｎ，Ｘn+1とし
たとき、これらを除いた領域が互いに接するかまたは僅
かに重複するように重複領域Ｒの画素数を定める。これ
により、一方のブロックＢｎの検査不可能領域Ｘｎが他
方のブロックＢn+1の検査可能領域に、他方のブロック
Ｂn+1の検査不可能領域Ｘn+1が一方のブロックＢｎの検
査可能領域と重なり合い、ブロックＢｎ，Ｂn+1の境界
位置での検査不可能領域の発生が防止される。なお、比
較回路１１〜１４を２０ＭＨｚ程度の周波数で動作させ
ることは容易である。

【００２１】本実施例では、画像データＤを４つに分割
して比較回路１１〜１４に与えるので、比較回路１１〜
１４を約２０ＭＨｚの低速で駆動させても装置全体とし
てはセンサ４の駆動周波数と同一の約８０ＭＨｚの高速
で欠陥検査を行なうことができ、検査の効率が大きく向
上する。単一のセンサ４からの出力を分割回路６にて分
割するので、複数のセンサを用いる必要がなく、センサ
の位置合わせの手間から解放される。画像データＤの分
割領域Ｂ１〜Ｂ４の境界部を互いに重複させたので、画
像データＤの中間位置での処理不可能領域の発生を防止
できる。

【００２２】本実施例ではセンサ４からの画像データＤ
を設計データと比較して試料３を検査したが、本発明の
画像処理装置はこれに限るものではない。異なる応用例
を図５，図６に示す。図５は試料３の異なる位置にある
パターン同士を比較する検査装置への応用例である。こ
の例では、試料３上の基準とすべきパターンを撮影する
ときスイッチＳＷをｂ位置に切換えてセンサ４からの画
像データをメモリ８Ａに記憶させる。そして、比較対象
のパターンを撮影するときはスイッチＳＷをａ位置に切
換えてセンサ４からの画像データを分割回路６に導くと
ともに、走査位置に対応するデータをメモリ８Ａから分
割回路９へ出力させ、分割回路６，９からの出力データ
を比較回路１１〜１４で比較する。なお、メモリ８Ａに
画像データを取り込むためのセンサを別に設け、基準と
すべきパターンと比較対象のパターンとを同時に撮影し
て比較してもよい。

【００２３】図６は画像認識を行なう装置への応用例で
ある。この例では、センサ４からの画像データを分割回
路６Ａにて互いの境界部が重複した２つのデータに分割
する。分割したデータは特徴抽出回路１６，１７へ並列
に出力し、これらの回路１６，１７では与えられたデー
タ中のエッジやコーナなどの特徴部分の抽出処理を並行
して行なう。抽出された特徴部分に関する情報は特徴情
報メモリ１８に一旦記憶させ、ＣＰＵ２Ａで特徴情報か
らパターン認識を行なって結果を不図示の表示装置へ出
力する。

【００２４】以上の実施例と請求項との対応において、
センサ４が撮像手段を、分割回路６，６Ａが画像データ
分割手段を、比較回路１１〜１４および特徴抽出回路１
６，１７が画像処理手段を、分割回路６の駆動制御部６
３がメモリ制御手段を、フレームメモリ８およびメモリ
８Ａが参照画像データ取り込み手段を、分割回路９が参
照画像分割手段を構成する。センサ４はラインセンサに
限らず、２次元の画像データを出力する撮像素子でもよ
い。

【００２５】

【発明の効果】以上説明したように、本発明では、撮像
手段から出力される画像データを画像データ分割手段で
分割するので、複数の撮像手段を用いることなく画像デ
ータを高速で並列に処理することが可能となり、撮像手
段の位置合わせ作業からも解放される。画像データの分
割領域の境界部が互いに重複するので、画像データの中
間位置での処理不可能領域の発生が防止される。請求項
２の装置では、メモリの出力領域および出力時期を制御
するだけで簡単に画像データを互いの境界部が重複した
複数の領域のデータに分割して並列に出力できる。請求
項３の装置では、画像データ分割手段における画像デー
タの入出力動作を並行して行ない得るので、撮像手段か
ら画像データを周期的に出力させる場合の画像処理速度
を大きく向上させることができる。請求項４の装置で
は、参照画像と撮影対象の画像データとの比較に基づく
欠陥の有無を高速で判断できるので、半導体製造ライン
などに画像処理装置を組み込んで効率良く検査を行なう
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の画像処理装置のブロック
図。

【図２】図１の装置での画像データの分割を示す図で、
（ａ）は一列の画像データＤの分割状態を、（ｂ）は画
像の分割状態を、（ｃ）は画像データＤを分割したブロ
ックの重複領域を拡大した状態を示す。

【図３】画像データの分割状態の他の例を示す図。

【図４】図１の分割回路のメモリの構成を示す図。

【図５】本発明の他の例を示す図。

【図６】本発明のさらに他の例を示す図。

【符号の説明】

２ ＣＰＵ ３ 試料 ４ センサ ６，９ 分割回路 ８ フレームメモリ ８Ａ メモリ １１，１２，１３，１４ 比較回路 １６，１７ 特徴抽出回路 ６１ 第１のメモリ群 ６２ 第２のメモリ群 ６３ 駆動制御部 ６１１，６１２，６１３，６１４ 第１のメモリ群のメ
モリ ６２１，６２２，６２３，６２４ 第２のメモリ群のメ
モリ Ｄ 画像データ Ｂ１，Ｂ２，Ｂ３，Ｂ４ 画像データを分割したブロッ
ク

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/66 Ｊ 7630−4Ｍ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 撮影対象の画像データを出力する撮像手
   段を備えた画像処理装置において、 前記撮像手段の出力する画像データを互いの境界部が重
   複した複数の領域のデータに分割して並列に出力する画
   像データ分割手段と、 前記画像データ分割手段から出力される分割された画像
   データを並列処理する画像処理手段と、を備えることを
   特徴とする画像処理装置。
2. 【請求項２】 前記画像データ分割手段は、 前記画像データの全体を取り込み可能なメモリを前記画
   像データの分割数と同数設けたメモリ群と、 前記メモリ群の各メモリが前記画像データの分割領域の
   うちで互いに異なるいずれか一の領域に対応するデータ
   を出力するように、かつ各メモリの出力が同時に行なわ
   れるように前記メモリ群の出力動作を制御するメモリ制
   御手段と、を備えることを特徴とする請求項１記載の画
   像処理装置。
3. 【請求項３】 前記メモリ群が複数設けられ、前記メモ
   リ制御手段は、いずれか一のメモリ群が画像データを取
   り込むとき他のいずれか一のメモリ群が前記分割された
   画像データを出力するように前記複数のメモリ群のデー
   タ入出力動作を制御することを特徴とする請求項２記載
   の画像処理装置。
4. 【請求項４】 前記撮像手段の撮影対象の欠陥の有無を
   判断するための参照画像データを取り込む参照画像デー
   タ取り込み手段と、 前記参照画像データを前記画像データ分割手段で分割さ
   れる画像データと比較可能なデータに分割して並列に出
   力する参照画像分割手段とを備え、 前記画像処理手段は、前記参照画像分割手段から出力さ
   れるデータと前記画像データ分割手段から出力されるデ
   ータとを比較して前記撮影対象中の欠陥の有無を判断す
   ることを特徴とする請求項１〜３のいずれか１項記載の
   画像処理装置。