JPS6120028B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ識別書き込み制御装置に係り、
メモリに書き込む必要のない画像情報を予め記憶
し、メモリに伝送される画像情報をこの画像情報
とハードウエアにより比較してメモリに書き込み
可能かどうかを識別することにより、伝送される
画像情報をメモリに書き込む時間を短縮するデー
タ識別書き込み制御装置を提供することを目的と
する。

一般にコンピユータにより画像情報を行なう場
合、メモリのある領域に記憶された第１図Ａに示
す画像を得るための画像情報をメモリの他の領域
に記憶された第１図Ｂに示す画像を得るための画
像情報の上に書き込み、この画像情報によりブラ
ウン管上に第１図Ｃに示す如き第１図Ａ，Ｂに示
す画像の合成画像を表示する等の画像処理が頻繁
に行なわれる。この場合、第１図Ａの画像情報を
そのまま第１図Ｂの画像情報の記憶領域に書き込
むと、第１図Ａに示した画像のうち合成に必要な
画像と１と共にその背景までが書き込まれて第
１図Ｄに示す合成画像の画像情報となつてしま
う。このため、従来、第１図Ａ，Ｂの画像情報か
ら第１図Ｃの画像情報を合成するために、第１図
Ａの画像情報を各画素毎にソフトウエアによつて
画像１の画像情報か背景の画像情報かを識別
し、画像１の画像情報のみを第１図Ｂの画像情報
の記憶領域に書き込んで第１図Ｃの合成された画
像情報を得ていた。しかし、この方法では各画素
の画像情報を全てソフトウエアで識別するため合
成に多大の時間を要するという欠点があつた。

本発明は上記の欠点を除去したものであり、第
２図以下と共にその１実施例につき説明する。な
お、本実施例は、第１図Ｂを本発明における第１
の画像情報とするとともに、第１図Ａを第２の画
像情報とするものであり、第２の画像情報の所定
部分、すなわち画像１を第１図Ｃに示す如く上記
第１の画像情報に合成するものである。

ここで説明の都合上、画像情報は各画素毎にた
とえば８ビツトの画像情報で構成され、これによ
り明度、彩度、色相の256通りの組合によつて得
られる色を表わしている。また、この画像情報よ
りなる画像情報をメモリに書き込む際には第２図
Ａに示す８ビツトの画素情報と共にメモリの書き
込むタイミングを指示する制御信号（以下
「MWRT信号」と言う）がメモリに供給され、メ
モリはこのMWRT信号が「真」（論理「１」）で
あるとき書き込みを行なう。

第３図は本発明になるデータ識別書き込み制御
装置の１実施例のブロツク系統図を示す。同図
中、１ａ〜１ｎは中央処理装置（以下「CPU」
と言う図示せず）よりの画素情報の第１ビツトか
ら第８ビツトが夫々入来する入力端子であり、
夫々出力端子２ａ〜２ｎと接続されて、CPUよ
りの画素情報を第１図Ｂに示す第１の画像情報が
記憶されたメモリ（図示せず）へ伝送される。ま
たこれと共に、入力端子１ａ〜１ｈは夫々データ
レジスタ３の入力端子３ａ〜３ｈの夫々及び比較
回路４の入力端子４ａ〜４ｈの夫々と接続されて
おり、８ビツトよりなる画素情報がデータレジス
タ３及び比較回路４へ供給される。また入力端子
１ａ〜１ｈより入来する画素情報のいずれか１つ
（たとえば端子１ａよりの信号）がＤ型のフリツ
プフロツプ５のデータ端子Ｄに供給される。ま
た、入力端子６はMWRT信号、入力端子７は入
出力制御回路８の動作タイミングを指示する制御
信号（以下「Ｉ／OWRT信号」という）、入力端
子９はＩ／Ｏアドレス等の信号が夫々CPU（図
示せず）より入来している。

入出力制御回路８は入力端子７よりのＩ／
OWRT信号が「１」であるとき、入力端子９よ
りのＩ／Ｏアドレスデータをデコードして、この
データが指定するデバイス（たとえばフリツプフ
ロツプ５、データレジスタ３）に対して書き込み
命令となる信号を供給する。フリツプフロツプ５
は本発明装置の動作を行なうか、行なわないかを
切換えるものであり、入力端子１ａよりデータ端
子Ｄに供給されるCPUよりの制御情報の第１ビ
ツトの信号が、「１」とされ、前記の入出力制御
回路８よりクロツク端子に供給されらる書き込み
命令が「１」となると以後出力端子Ｑよりナンド
回路１０の一方の入力端子へ「１」の信号を供給
して本発明装置を動作状態とする。次にデータレ
ジスタ３にはその制御入力端子に入出力制御回路
３より書き込み命令「１」が供給されると同時に
端子３ａ〜３ｈに第１図Ａに示す背景の画素情
報が供給され、データレジスタ３はこの背景の
画素情報を記憶して以後この８ビツトの画素情報
を出力端子３ｉ〜３ｐより比較回路４の入力端子
４ｉ〜４ｐに供給する。

次に入力端子１ａ〜１ｈに第１図Ａに示す画像
１及び背景よりなる第２の画像情報が各画素毎に
８ビツトの画素情報として入来すると共にこの画
素情報と第２図Ａ，Ｂに示す関係のMWRT信号
が入力端子６に入来する。この各画素の画素情報
は比較回路４においてデータレジスタ３よりの背
景の画素情報と第１ビツト〜第８ビツトを夫々
比較され、これが全て等しいときのみ比較回路４
は「１」をナンド回路１０の他方の入力端子に供
給する。このナンド回路１０の出力信号はアンド
回路１１の一方の入力端子に供給され、ここで他
方の入力端子に供給されているMWRT信号との
論理積がとられ出力端子１２よりメモリ（図示せ
ず）の書き込み制御信号として出力される。この
ため、入力端子１ａ〜１ｈに入来する画素情報が
データレジスタ３に記憶された背景の画素情報
と等しいとき入力端子６よりの第２図Ｂに示す
MWRT信号は出力端子１２では第２図Ｃに示す
如く「０」となつて出力され、この画素情報はメ
モリ（図示せず）に書き込まれない。また、入来
する画素情報が画像１の画素情報であるときは比
較回路４は「０」を出力してナンド回路１１の一
方の入力は「１」となり、入力端子６よりの第２
図Ｂに示すMWRT信号はそのまま第２図Ｂに示
す波形で出力端子１２より出力され、この画像１
の画素情報がメモリ（図示せず）に書き込まれ
る。

このようにして第１図Ｂの画像情報が記憶され
たメモリに第１図Ａの画像１の画像情報のみが書
き込まれ、これによりメモリには第１図Ｃに示す
画像情報が記憶される。

また入力端子１ａにCPUよりの制御情報の第
１ビツトが「０」の信号、入力端子７に「０」の
Ｉ／OWRT信号、入力端子９にフリツプフロツ
プ５を指定するＩ／Ｏアドレス信号を夫々CPU
より供給することによりフリツプフロツプ５の出
力端子Ｑより出力さる信号を「０」とすると、以
後ナンド回路１０は常に「１」を出力し、アンド
回路１１は入力端子６よりのMWRT信号を比較
回路４よりの信号と無関係にそのまま出力端子１
２より出力して、入力端子１ａ〜１ｈに入来する
画像情報は全てメモリ（図示せず）に書き込まれ
る。第４図は本発明装置の他の実施例のブロツク
系統図を示す。同図中、第３図と同一部分には同
一符号を付し、その説明を省略する。入力端子１
ａ〜１ｈ夫々にはCPU（図示せず）よりメモリ
（図示せず）に書き込むべき画素情報が入来し、
出力端子２ａ〜２ｈ夫々よりメモリ（図示せず）
へ供給されると共に、メモリを内蔵する比較回路
１５の端子１５ａ〜１５ｈに供給される。比較回
路１５の端子１５ｉ〜１５ｐには入力端子１３ａ
〜１３ｈより書き込みを禁止する画素情報（例え
ば背景の画素情報）が供給され、この比較回路
１５の内蔵するメモリに記憶される。また入力端
子１４には、MWRT信号が入来し、アンド回路
１６の一方の入力端子に供給される。比較回路１
５は端子１５ａ〜１５ｈの画素情報と端子１５ｉ
〜１５ｐの画素情報とを比較し、両者が一致した
ときのみ端子１５ｇより「０」を出力する。従つ
てアンド回路１６は上記２つの画素情報が不一致
であるときのみMWRT信号を取り出し端子１７
より出力され、このとき端子２ａ〜２ｈ夫々より
出力される画素情報のメモリへの書き込みが行な
われる。

このようにCPUからメモリへの画像情報の伝
送と共にハードウエアにより書き込み可能な画素
情報かどうかを各画素毎に識別するため、ソフト
ウエアによる識別の如く余分の時間を費すことは
ない。

なお、各画素の画素情報は説明の都合上８ビツ
トとしたが、これは８ビツト以外であつても良
く、また画素情報は色相、彩度を含まず明度のみ
を表わすものであつても良く上記実施例に限定さ
れない。

なお、上記実施例では１種類の画素情報のみメ
モリに書き込まないよう識別しているが、別途数
組のデータレジスタ、比較回路、Ｄ型フリツプフ
ロツプ、ナンド回路、アンド回路を第３図示の回
路と同様の構成で設け、各組のアンド回路の出力
信号の論理和を出力端子１２より出力するよう構
成して、複数個の画素情報をメモリに書き込まな
いよう識別するようしても良く、上記実施例に限
定されない。

上述の如く、本発明になるデータ識別書き込み
制御装置は、第１の画像情報に第２の画像情報の
所定部分をこの所定部分の各画素の書き込みタイ
ミングを指示する制御信号によつて合成するデー
タ識別書き込み制御装置であつて、上記第２の画
像情報の所定部分以外の合成しない部分の画素情
報を格納するメモリ回路と、このメモリ回路の出
力と上記第２の画像情報の各画素情報とを比較す
る比較回路と、この比較回路の出力する一致出力
によつてゲート制御されるとともに、上記制御信
号が供給されるゲート回路とを備え、上記第２の
画像情報の各画素情報と上記合成しない部分の画
素情報とが一致したときに上記ゲート回路を閉成
することにより、上記第２の画像情報の合成しな
い部分の各画素に対応する上記制御信号を遮断し
てこの第２の画像情報の所定部分だけを上記第１
の画像情報に合成するよう構成したため、従来ソ
フトウエアによつて第２の画像情報を各画素毎に
書き込み可能かどうかを識別していた時間を必要
とせず、画像合成処理に要する時間が短縮する等
の特長を有するものである。

【図面の簡単な説明】

第１図はＡ〜Ｄは夫々メモリに記憶された画像
情報により得られる画像、第２図Ａ〜Ｃは１画素
の画素情報とメモリの書き込み制御信号の関係を
示すタイムチヤート、第３図は本発明になるデー
タ識別書き込み制御装置の１実施例のブロツク系
統図、第４図は本発明になるデータ識別書き込み
制御装置の他の実施例のブロツク系統図である。 １ａ〜１ｈ……６，７，９，１３ａ〜１３ｈ…
…入力端子、２ａ〜２ｈ，１２，１７……出力端
子、３……データレジスタ、４，１５……比較回
路、５……フリツプフロツプ、１０……ナンド回
路、１１，１６……アンド回路。

Claims (1)

【特許請求の範囲】
1. １ 第１の画像情報に第２の画像情報の所定部分
   をこの所定部分の各画素の書き込みタイミングを
   指示する制御信号によつて合成するデータ識別書
   き込み制御装置であつて、上記第２の画像情報の
   所定部分以外の合成しない部分の画像情報を格納
   するメモリ回路と、このメモリ回路の出力と上記
   第２の画像情報の各画像情報とを比較する比較回
   路と、この比較回路の出力する一致出力によつて
   ゲート制御されるとともに、上記制御信号が供給
   されるゲート回路とを備え、上記第２の画像情報
   の各画像情報と上記合成しない部分の画像情報と
   が一致したときに上記ゲート回路を閉成すること
   により、上記第２の画像情報の合成しない部分の
   各画素に対応する上記制御信号を遮断してこの第
   ２の画像情報の所定部分だけを上記第１の画像情
   報に合成するよう構成したことを特徴とするデー
   タ識別書き込み制御装置。