JPS61199136A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野） 本発明は記憶装置の制御方式に係り、特に記憶部への書
込みデータ転送によるオーバヘッドを軽減するのに好適
な制御方式に関する。

〔発明の背景〕

従来の記憶装置は、記憶部に接続する物理データ線数と
記憶部内のパラレル動作する記憶ビット数が等しいか、
特開昭５９−１６１８６号に記載のように、前記物理デ
ータ線数を前記記憶ビット数より大（Ｎ倍）として記憶
部内でシリアル−パラレル変換を行ない、高速に記憶素
子を動作させることが知られている。しかし、半導体技
術および実装技術の進歩等により記憶部の・実装密度が
向上し、記憶部に接続できる前記物理データ線数よりも
記憶部内の前記記憶ビット数を大（Ｎ倍）とする構成が
不可欠となってきた。しかし本構成によし書込み動作を
行なう場合、前記特開昭５９−１６８１６号とは逆に、
記憶部に時分割でシリアルに書込みデータを転送し記憶
部内でパラレルに変換し記憶素子に書込みデータを提供
するため、記憶部に書込みデータを転送する時間が書込
み動作のオーバヘッドとなり性能の低下を招く藺題があ
る。この傾向は前記物理データ線数より前記記憶ビット
数が大きいｔｌど顕著となる。

〔発明の目的〕

本発明の目的は、前述のごとき問題に対して記憶部への
書込みデータ転送オーバヘッドを軽減した記憶装置を提
供することにある。

〔発明の概要〕

本発明の特徴とするところは、他装置からの読出し要求
と書込み要求を個別に受付処理可能とし、記憶部が読出
し要求により読出し動作実行中であっても、書込み要求
により引続き実行される書込み動作に先行して書込みデ
ータを記憶部の書込みデータレジスタへ時分割でシリア
ルに転送できるようにしたことにある。

本発明による記憶装置に与えられる他装置からの読出し
および書込み要求は、それぞれ全く独立な要求形態であ
っても、また一連のセット要求形態であってもよく、そ
の効果は得られる。

〔発明の実施例〕

以下、本発明の一実施例を第１図および第２図で説明す
る・ 第１図は本発明による記憶装置の一構成例を示す、要求
発行元である他装置１に接続し、記憶装置を制御する記
憶装置制御部（以下、制御部と呼ぶ）２、制御部２０制
御下でデータを記憶する記憶装置記憶部（以下、記憶部
と呼ぶ）３により構成する。本実施例の場合、記憶部３
でパラレル動作する記憶ビット数は、制御部２と記憶部
３を接続する読出しまたは書込みデータ線数の４倍であ
る。すなわち記憶部３は前記記憶ビット数を４分割した
記憶単位（以下、パンクと呼ぶ）４個により構成し、制
御部２と記憶部３０間で一度に転送できるデータ量は１
パンク分であり、時分割でシリアルに４回データ転送す
る必要がある。

また、制御部２は、他装置１からの読出しおよび書込み
要求を受付ける要求制御部４、要求制御部４からの起動
指令により記憶部３に読出しま九は書込み動作を制御す
る記憶制御部５、要求制御部４か゛らの書込みデータ転
送指令により他装置１から転送されて来たデータを記憶
部３へ転送制御する書込みデータ転送制御部６、さらに
他装置１から記憶部３へ転送する書込みデータを中継す
る書込みデータバッファ７、および記憶部３から他装置
１へ転送する読出しデータを中継する読出しデータバッ
ファ８により構成する。

一方、記憶部３は４パンクの記憶素子群９、制御部２か
ら１パンク７分づつ転送されて来た書込みデータを保持
する４パンク分の書込みデータレジスタ１０、記憶素子
群９から読出されたデータを保持する４パンク分の読出
しデータレジスタ１１、および読出しデータレジスタ１
１の中から任意の１パンク分のデータを選択し、順次制
御部２へ転送する読出しデータセレクタ１２により構成
する。

以下、その動作を説明する。第２図は第１図に示す構成
における動作を示すタイムチャートである。他装置１は
読出し要求（以下、ＲＲＥＱと呼ぶ）を発行した直後に
書込み要求（以下、ＷＲＥＱと呼ぶ）を発行する・ＲＲ
ＥＱとＷＲＥＱを受付は九要求制御部４は、先着のＲＲ
ＥＱ　Ｋよし読出し起動指令を記憶制御部５に発行し、
記憶制御部５は４バンクの記憶素子群９に対して読出し
に必要な動作信号群（ＭＴ）、読出しデータレジスタ１
１１Ｃ対して読出されたデータを取込むための読出しデ
ータレジスタセット信号（ＳＥＴＲＲ）　、および読出
しデータセレクタ１２に対して読出しデータレジスタ１
１（ＲＲＯ〜３）Ｋ保持されたデータを１パンクづつ選
択する選択信号（５ＥＬＲＲ）を発行し、読出し動作が
実行され、４パンク分の読出しデータ（ＲＤ）が１パン
クづつシリアルに転送される。

一方、ＷＲＥＱは前述の動作が終了するまで要求制御部
４に保持され、その動作が終了しかつ書込みデータレジ
スタ１０にデータが準備された時点で書込み起動指令と
して記憶制御部５に発行され、記憶制御部５は４パンク
分の記憶素子群９に対して書込みに必要な動作信号群（
ＭＴ）を発行し書込み動作が実行される。ここでＷＲＥ
Ｑに付随して書込みデータが転送されて来た時点では読
出し動作が実行中であるが、要求制御部４は書込みデー
タ転送制御部６に対して書込みデータ転送指令を発行し
、書込みデータ転送制御部６は書込みデータレジスタセ
ット信号（ＳＥＴＷＲ）を４回発行し、書込みデータ（
ＷＤ）を１パンクづつ４パンク分、時分割でシリアルに
書込みデータレジスタ１０（ＷＲＯ〜３）に転送する。

すなわち、前サイクルである読出し動作実行中に次サイ
クルの書込み動作に必要な書込みデータを記憶部３に転
送しておき、書込動作実行開始可能時点では比較的時間
のかかるシリアルな書込みデータの転送を終了させてお
く。

以上の動作により記憶部３に対する書込みデータの転送
オーバヘッドは解消される。

第３図は本発明による制御を実施しなかった場合のタイ
ムチャートを示す、書込みデータの転送を前サイクルの
読出し動作終了後実行するため、書込みデータの転送が
終了するまでの時間（ｔｗ）だけ書込みサイクルが長く
なり性能の低下を招く。

〔発明の効果〕

本発明によれば、記憶素子の実効書込み動作時間に対し
て比較的時間のかかるシリアルな書込みデータ転送時間
を実効的に解消でき、それによる書込み動作のオーバヘ
ッドを軽減できる効果がある。

【図面の簡単な説明】

第１図は本発明による記憶装置のブロック図、第２図は
第１図の動作を示すタイムチャート、第３図は本発明を
実施しなかった場合のタイムチャートである。 １・・・他装置、　　２・・・記憶装置制御部、３・・
・記憶装置記憶部、４・・・要求制御部、５・・・記憶
制御部、６・・・書込みデータ転送制御部、７・・・書
込みデータバッファ、 ８・・・読出しデータバッファ、 ９・・・記憶素子群、 １０・・・書込みデータレジスタ、 １１・・・読出しデータレジスタ、 １２・・・読出しデータセレクタ。 第　Ｉ１２Ｉ

Claims (1)

【特許請求の範囲】
1. 制御部と記憶部間の物理データ線数のＮ倍の書込みデー
   タレジスタを前記記憶部に備え、前記制御部から書込み
   データを時分割で前記書込みデータレジスタに転送し、
   書込み動作を実行する記憶装置において、他装置からの
   読出しおよび書込み要求を受付け、要求の実行順序を制
   御する要求制御部、当該要求制御部が発行する起動指令
   により前記記憶部に対して読出し動作または書込み動作
   を実行する記憶制御部、および前記要求制御部が前記書
   込み起動指令とは個別に発行できる書込みデータ転送指
   令により前記記憶部が読出し動作中であっても書込みデ
   ータを前記記憶部の書込みデータレジスタへ転送するを
   込みデータ転送制御部を有することを特徴とする記憶装
   置。