JPS6118867B2 - - Google Patents
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- JPS6118867B2 JPS6118867B2 JP8426977A JP8426977A JPS6118867B2 JP S6118867 B2 JPS6118867 B2 JP S6118867B2 JP 8426977 A JP8426977 A JP 8426977A JP 8426977 A JP8426977 A JP 8426977A JP S6118867 B2 JPS6118867 B2 JP S6118867B2
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、イオン打込み法による半導体装置の
製造法に関するものである。
製造法に関するものである。
半導体基板の一主面に形成されたトランジスタ
のエミツタ領域の側面部が絶縁物の壁（Wall）
に接している形のものをウオールド（walled）エ
ミツタ型トランジスタと称しており、小型で高速
スイツチ特性を有するものとして広く採用されて
いる。
のエミツタ領域の側面部が絶縁物の壁（Wall）
に接している形のものをウオールド（walled）エ
ミツタ型トランジスタと称しており、小型で高速
スイツチ特性を有するものとして広く採用されて
いる。
このウオールドエミツタトランジスタを製造す
るには、半導体基板に高不純物濃度埋込層を介し
てエピタキシヤル半導体層を成長させ、上記エピ
タキシヤル層を選択酸化して元の半導体基板面に
到達する厚い絶縁分離層を形成する。この酸化物
の絶縁層は一般的には表面が半導体表面より盛上
り酸化層が形成されまた、とりのくちばし状に、
半導体表面側へ突出するものとなる。上記埋込層
とフイールド酸化層とによつて包囲された半導体
領域内にこれと異なる導電型の不純物を選択的に
拡散することによりベース領域を形成し、さらに
ベースと異なる導電型の不純物を選択的に拡散す
ることによりエミツタ領域を形成する。このエミ
ツタ拡散は上記フイールド酸化層に接するように
して行われる。
るには、半導体基板に高不純物濃度埋込層を介し
てエピタキシヤル半導体層を成長させ、上記エピ
タキシヤル層を選択酸化して元の半導体基板面に
到達する厚い絶縁分離層を形成する。この酸化物
の絶縁層は一般的には表面が半導体表面より盛上
り酸化層が形成されまた、とりのくちばし状に、
半導体表面側へ突出するものとなる。上記埋込層
とフイールド酸化層とによつて包囲された半導体
領域内にこれと異なる導電型の不純物を選択的に
拡散することによりベース領域を形成し、さらに
ベースと異なる導電型の不純物を選択的に拡散す
ることによりエミツタ領域を形成する。このエミ
ツタ拡散は上記フイールド酸化層に接するように
して行われる。
このようなトランジスタにおいては、フイール
ド酸化層が不純物拡散マスクの一部として使われ
ているから、シヤドウイング効果を受けてベース
領域拡散はフイールド酸化層に近接した部分が浅
く拡散される。また、その後のエミツタ領域拡散
は、基板上面の酸化膜をエツチングするときにフ
イールド酸化層を若干エツチングされフロントの
位置が後退するために、エミツタ領域形成後は第
３図ａで示すようにエミツタ領域１１底面とコレ
クタ領域３上面との間のベース領域幅がdc＞dp
で示すようにフイールド酸化層に近接した部分で
狭くなつている。
ド酸化層が不純物拡散マスクの一部として使われ
ているから、シヤドウイング効果を受けてベース
領域拡散はフイールド酸化層に近接した部分が浅
く拡散される。また、その後のエミツタ領域拡散
は、基板上面の酸化膜をエツチングするときにフ
イールド酸化層を若干エツチングされフロントの
位置が後退するために、エミツタ領域形成後は第
３図ａで示すようにエミツタ領域１１底面とコレ
クタ領域３上面との間のベース領域幅がdc＞dp
で示すようにフイールド酸化層に近接した部分で
狭くなつている。
そのために、フイールド酸化層に近接した部分
でコレクタ−エミツタ短絡が生じ易く、これを防
止する対策として同図破線で示すチヤンネル・ス
トツパPch濃度を一定値以上とし、実際のベース
のプロフアイルを太い線で示すものとし、コレク
タ−エミツタ短絡が生ずるのを防止している。
でコレクタ−エミツタ短絡が生じ易く、これを防
止する対策として同図破線で示すチヤンネル・ス
トツパPch濃度を一定値以上とし、実際のベース
のプロフアイルを太い線で示すものとし、コレク
タ−エミツタ短絡が生ずるのを防止している。
しかしながら、チヤンネル・ストツパPchと埋
込層とが接する点で寄生容量ＣTCが大となり高速
スイツチングの障害となつていた。
込層とが接する点で寄生容量ＣTCが大となり高速
スイツチングの障害となつていた。
本発明は上記を考慮してなされたもので、その
目的は寄生容量が大なることに起因する高速スイ
ツチングの低下を防止して、もつて高速スイツチ
ング特性を有するウオールドエミツタ型半導体装
置の製造法を提供することにある。
目的は寄生容量が大なることに起因する高速スイ
ツチングの低下を防止して、もつて高速スイツチ
ング特性を有するウオールドエミツタ型半導体装
置の製造法を提供することにある。
本発明のさらに一般的な目的は、半導体基板の
選択酸化によつて形成されたフイールド酸化層に
よつて包囲された半導体基板の素子形成用領域
に、PN接合によつて区画されたベース領域など
の半導体領域を形成する方法において、フイール
ド酸化層の側面に終端している半導体領域のPN
接合部を、半導体基板の主面からより深い基板内
に位置するように形成することも目的とする。
選択酸化によつて形成されたフイールド酸化層に
よつて包囲された半導体基板の素子形成用領域
に、PN接合によつて区画されたベース領域など
の半導体領域を形成する方法において、フイール
ド酸化層の側面に終端している半導体領域のPN
接合部を、半導体基板の主面からより深い基板内
に位置するように形成することも目的とする。
本発明の基本的な思想によれば、半導体基板の
主面を選択的に酸化することによつて形成された
フイールド酸化層によつて包囲された半導体基板
の素子形成用領域内の一部に、その領域とは異な
る導電型を持ち、前記素子形成用領域に対する
PN接合の一端部が前記フイールド酸化層の側面
において終端してなる半導体領域を形成する方法
において、前記フイールド酸化層をマスクの一部
として使用して、前記半導体基板の主面の垂直方
向に対し斜め方向から不純物をイオン打込みを行
うことによつて、前記フイールド酸化層の側面で
終端するPN接合部を有する前記半導体領域を形
成することを特徴とする。
主面を選択的に酸化することによつて形成された
フイールド酸化層によつて包囲された半導体基板
の素子形成用領域内の一部に、その領域とは異な
る導電型を持ち、前記素子形成用領域に対する
PN接合の一端部が前記フイールド酸化層の側面
において終端してなる半導体領域を形成する方法
において、前記フイールド酸化層をマスクの一部
として使用して、前記半導体基板の主面の垂直方
向に対し斜め方向から不純物をイオン打込みを行
うことによつて、前記フイールド酸化層の側面で
終端するPN接合部を有する前記半導体領域を形
成することを特徴とする。
かかる方法によれば、半導体領域のPN接合部
を、フイールド酸化層での終端部にまで、全体に
わたつてほぼ同じ深さに形成することができるの
で、ベース領域の形成に適用して有効である。特
に、フイールド酸化層によつて取囲まれた素子形
成用領域に形成される半導体領域のPN接合部
が、フイールド酸化層との隣接部において、基板
内に深く形成されることとなるので、この半導体
領域をベース領域として作用させ、さらに、エミ
ツタなどの他の半導体領域を形成する場合、エミ
ツタ・コレクタ間耐圧を向上させることができ
る。また、フイールド酸化層上に延在する電極
を、上記半導体領域に直接的に電気的接続させよ
うとする場合、上記PN接合は、フイールド酸化
層の側面において基板内の深い位置に存在するこ
ととなるので、電極の形成において上記PN接合
を短絡するという問題は生じない。
を、フイールド酸化層での終端部にまで、全体に
わたつてほぼ同じ深さに形成することができるの
で、ベース領域の形成に適用して有効である。特
に、フイールド酸化層によつて取囲まれた素子形
成用領域に形成される半導体領域のPN接合部
が、フイールド酸化層との隣接部において、基板
内に深く形成されることとなるので、この半導体
領域をベース領域として作用させ、さらに、エミ
ツタなどの他の半導体領域を形成する場合、エミ
ツタ・コレクタ間耐圧を向上させることができ
る。また、フイールド酸化層上に延在する電極
を、上記半導体領域に直接的に電気的接続させよ
うとする場合、上記PN接合は、フイールド酸化
層の側面において基板内の深い位置に存在するこ
ととなるので、電極の形成において上記PN接合
を短絡するという問題は生じない。
以下、本発明をウオールドエミツタ型トランジ
スタの製法に適用した実施例について説明する。
スタの製法に適用した実施例について説明する。
第１図ａ〜ｆは本発明をウオールドエミツタ型
半導体装置に適用した場合の製造法の一実施例を
工程順に示したものである。
半導体装置に適用した場合の製造法の一実施例を
工程順に示したものである。
(a) ｐ型半導体基板（半導体ウエハ）１にｎ型不
純物を選択的に拡散してn+埋込層２を形成す
る。
純物を選択的に拡散してn+埋込層２を形成す
る。
(b) その後、エピタキシヤル成長技術によつて、
半導体基板１上に厚いエピタキシヤル成長層か
らなるｎ型半導体層３を形成する。
半導体基板１上に厚いエピタキシヤル成長層か
らなるｎ型半導体層３を形成する。
(c) このｎ型半導体層３の上面にSiO2膜４を形
成し、さらにその上にSi3N4（シリコンナイト
ライド）膜５を形成する。これら２重の絶縁膜
にホトエツチングにより窓をあけ、SiO2膜４
とSi3N4膜５の２重絶縁膜をマスクとしてｎ型
半導体層３を選択エツチングして後のフイール
ド酸化層（選縁分離層）を形成すべき位置に溝
６を形成する。形成する溝６の深さは0.5μ〜
0.7μとする。なお、溝６形成後ｐ型不純物を
薄く拡散して埋込層２間の短絡を防止する意味
で破線で示すようにチヤンネル・ストツパ領域
７を形成してもよいが、必ず必要とするもので
はない。
成し、さらにその上にSi3N4（シリコンナイト
ライド）膜５を形成する。これら２重の絶縁膜
にホトエツチングにより窓をあけ、SiO2膜４
とSi3N4膜５の２重絶縁膜をマスクとしてｎ型
半導体層３を選択エツチングして後のフイール
ド酸化層（選縁分離層）を形成すべき位置に溝
６を形成する。形成する溝６の深さは0.5μ〜
0.7μとする。なお、溝６形成後ｐ型不純物を
薄く拡散して埋込層２間の短絡を防止する意味
で破線で示すようにチヤンネル・ストツパ領域
７を形成してもよいが、必ず必要とするもので
はない。
(d) その後、半導体基板１を熱酸化して溝６部分
にSiO2層からなる厚いフイールド酸化層（絶
縁分離層）８を形成する。長時間熱酸化すると
露出する溝６の厚いSiO2層が形成されると同
時に上方にもふくらむように厚いSiO2層が形
成される。
にSiO2層からなる厚いフイールド酸化層（絶
縁分離層）８を形成する。長時間熱酸化すると
露出する溝６の厚いSiO2層が形成されると同
時に上方にもふくらむように厚いSiO2層が形
成される。
(e) 次に上記マスクして使用したSiO2膜４及び
Si3N4膜５を全部取り除き、あらたにSiO2膜を
基板全面に形成し、ベース領域を形成しようと
する部分に窓をあける。そして、半導体基板
（半導体ウエハ）１を斜めに保持した状態で回
転させ、半導体基板１の上方から不純物イオン
を打込む。すなわち、埋込層２とフイールド酸
化層８に包囲された半導体領域３内にイオン打
込法によつて斜め方向からｐ型不純物であるボ
ロンを打込んでベース領域９を形成する。斜め
方向からの不純物打込みによつてフイールド酸
化層８に近い側も同じく打込まれ、全体がほぼ
同じ深さすなわち底面が同一平面上にあるベー
ス領域９が形成される。
Si3N4膜５を全部取り除き、あらたにSiO2膜を
基板全面に形成し、ベース領域を形成しようと
する部分に窓をあける。そして、半導体基板
（半導体ウエハ）１を斜めに保持した状態で回
転させ、半導体基板１の上方から不純物イオン
を打込む。すなわち、埋込層２とフイールド酸
化層８に包囲された半導体領域３内にイオン打
込法によつて斜め方向からｐ型不純物であるボ
ロンを打込んでベース領域９を形成する。斜め
方向からの不純物打込みによつてフイールド酸
化層８に近い側も同じく打込まれ、全体がほぼ
同じ深さすなわち底面が同一平面上にあるベー
ス領域９が形成される。
(f) その後、基板１上のSiO2膜をマスクとして
ｎ型不純物を拡散してｎ型半導体層３にn+型
のコレクタ領域１０を、ベース領域９内にエミ
ツタ領域１１を形成する。
ｎ型不純物を拡散してｎ型半導体層３にn+型
のコレクタ領域１０を、ベース領域９内にエミ
ツタ領域１１を形成する。
以上実施例で説明したような本発明によれば、
下記の理由により上記目的が達成される。
下記の理由により上記目的が達成される。
すなわち、本発明によれば、埋込層とフイール
ド酸化層に包囲された半導体領域内にイオン打込
法によつて斜め方向から不純物を打込んでベース
領域を形成するため、シヤドウイング効果を受け
ることなく、フイールド酸化層に近接した部分に
も、他の部分も不純物がドープされ、全体がほぼ
同じ深さのベース領域が形成される。その後、選
択拡散法によつてフイールド酸化層に接するエミ
ツタ領域を形成すれば、拡散フロントの位置の後
退に関係なくその半導体装置の要部が第３図ｂに
示すような構造になり、同図で示すようにエミツ
タ領域底面とコレクタ領域上面との間のベース領
域幅がdc＜dpとなりフイールド酸化層に近接し
た部分で広くなつた構造になる。
ド酸化層に包囲された半導体領域内にイオン打込
法によつて斜め方向から不純物を打込んでベース
領域を形成するため、シヤドウイング効果を受け
ることなく、フイールド酸化層に近接した部分に
も、他の部分も不純物がドープされ、全体がほぼ
同じ深さのベース領域が形成される。その後、選
択拡散法によつてフイールド酸化層に接するエミ
ツタ領域を形成すれば、拡散フロントの位置の後
退に関係なくその半導体装置の要部が第３図ｂに
示すような構造になり、同図で示すようにエミツ
タ領域底面とコレクタ領域上面との間のベース領
域幅がdc＜dpとなりフイールド酸化層に近接し
た部分で広くなつた構造になる。
そのために、コレクタ−エミツタ領域間のベー
ス領域間の幅の狭い部分がなくなりコレクタ−エ
ミツタ領域間の短絡が生じにくくなる。したがつ
て、コレクタ−エミツタ領域間の短絡を防止する
ための、チヤンネル・ストツパ領域を設ける必要
がなく、設けても極めて小さなものにすることが
できる。
ス領域間の幅の狭い部分がなくなりコレクタ−エ
ミツタ領域間の短絡が生じにくくなる。したがつ
て、コレクタ−エミツタ領域間の短絡を防止する
ための、チヤンネル・ストツパ領域を設ける必要
がなく、設けても極めて小さなものにすることが
できる。
このことから、チヤンネル・ストツパと埋込層
とが接する点で寄生容量ＣTCが大となつていたの
を極めて小さくすることができ、したがつて高速
スイツチング特性を有するウオールドエミツタ型
半導体装置が得られるものである。
とが接する点で寄生容量ＣTCが大となつていたの
を極めて小さくすることができ、したがつて高速
スイツチング特性を有するウオールドエミツタ型
半導体装置が得られるものである。
上記実施例においてはnpn型半導体装置に適用
したものであるが、pnp型半導体装置に同様に適
用できるものであり、もちろんこの場合、ｎ型不
純物をイオン打込んでベース領域を形成する。
したものであるが、pnp型半導体装置に同様に適
用できるものであり、もちろんこの場合、ｎ型不
純物をイオン打込んでベース領域を形成する。
本発明は超音速バイポーラロジツク及びメモリ
回路に適用できるものである。
回路に適用できるものである。
第１図は本発明をウオールドエミツタ型半導体
装置に適用した場合の製造法の一実施例を工程順
に示したもので、ａ〜ｆは各工程の断面図、第２
図は従来方法で製造した半導体装置の断面図、第
３図ａは従来の半導体装置の要部断面図、第３図
ｂは本発明半導体装置の要部断面図である。 １……半導体基板（半導体ウエハ）、２……n+
埋込層、３……ｎ型半導体層、４……SiO2膜、
５……Si3N4膜、６……溝、７……チヤンネル・
ストツパ領域、８……フイールド酸化層（絶縁分
離層）、９……ベース領域、１０……コレクタ領
域、１１……エミツタ領域。
装置に適用した場合の製造法の一実施例を工程順
に示したもので、ａ〜ｆは各工程の断面図、第２
図は従来方法で製造した半導体装置の断面図、第
３図ａは従来の半導体装置の要部断面図、第３図
ｂは本発明半導体装置の要部断面図である。 １……半導体基板（半導体ウエハ）、２……n+
埋込層、３……ｎ型半導体層、４……SiO2膜、
５……Si3N4膜、６……溝、７……チヤンネル・
ストツパ領域、８……フイールド酸化層（絶縁分
離層）、９……ベース領域、１０……コレクタ領
域、１１……エミツタ領域。
Claims (1)
- １ 半導体基板の主面を選択的に酸化することに
よつて形成されたフイールド酸化層によつて包囲
された半導体基板の素子形成用領域内の一部に、
その領域とは異なる導電型を持ち、前記素子形成
用領域に対するPN接合の一端部が前記フイール
ド酸化層の側面において終端してなる半導体領域
を形成する方法において、前記フイールド酸化層
をマスクの一部として使用して、前記半導体基板
の主面の垂直方向に対し斜め方向から不純物をイ
オン打込みを行うことによつて、前記フイールド
酸化層の側面で終端するPN接合部を有する前記
半導体領域を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8426977A JPS5419676A (en) | 1977-07-15 | 1977-07-15 | Walled emitter type semiconductor device and production of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8426977A JPS5419676A (en) | 1977-07-15 | 1977-07-15 | Walled emitter type semiconductor device and production of the same |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022584A Division JPS59229867A (ja) | 1984-02-22 | 1984-02-22 | ウオ−ルドエミツタ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5419676A JPS5419676A (en) | 1979-02-14 |
| JPS6118867B2 true JPS6118867B2 (ja) | 1986-05-14 |
Family
ID=13825725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8426977A Granted JPS5419676A (en) | 1977-07-15 | 1977-07-15 | Walled emitter type semiconductor device and production of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5419676A (ja) |
-
1977
- 1977-07-15 JP JP8426977A patent/JPS5419676A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5419676A (en) | 1979-02-14 |
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