JPS6117406B2 - - Google Patents
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- Publication number
- JPS6117406B2 JPS6117406B2 JP12756178A JP12756178A JPS6117406B2 JP S6117406 B2 JPS6117406 B2 JP S6117406B2 JP 12756178 A JP12756178 A JP 12756178A JP 12756178 A JP12756178 A JP 12756178A JP S6117406 B2 JPS6117406 B2 JP S6117406B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- channel
- mos fet
- power supply
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000013078 crystal Substances 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
Landscapes
- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
本発明は、水晶腕時計等に使用する低消費電力
のCMOS水晶発振器に関するものである。
のCMOS水晶発振器に関するものである。
従来、水晶腕時計用の発振回路としては第４図
に示すように、ＰチヤンネルMOS FETとＮチヤ
ンネルMOS FETとを相補形に接続して構成した
CMOSインバータの入力側と出力側との間に高抵
抗Ｒを挿入し高利得増幅器とすると共に、前記入
力側と出力側とを水晶振動子Ｑとコンデンサ
Cg，Cdとをπ型に接続してなる帰還回路を介し
て接続したものが一般に用いられている。しかし
この方式では、CMOSインバータの入力側が高抵
抗Ｒを介して常に出力側の電圧にバイヤスされる
ので、発振が起動されかつそれを維持するために
は電源電圧ＶDDを少くともＰチヤンネルFET及
びＮチヤンネルFETのしきい値電圧ＶTP，ＶTN
の絶対値の和より大きくすることが不可欠であ
り、一方しきい値電圧ＶTP，ＶTNの低下には限度
があるので電源電圧を比較的高くしなければなら
ず、従つて電源電圧を低くすることにより消費電
力を低減させる試みには限界があつた。
に示すように、ＰチヤンネルMOS FETとＮチヤ
ンネルMOS FETとを相補形に接続して構成した
CMOSインバータの入力側と出力側との間に高抵
抗Ｒを挿入し高利得増幅器とすると共に、前記入
力側と出力側とを水晶振動子Ｑとコンデンサ
Cg，Cdとをπ型に接続してなる帰還回路を介し
て接続したものが一般に用いられている。しかし
この方式では、CMOSインバータの入力側が高抵
抗Ｒを介して常に出力側の電圧にバイヤスされる
ので、発振が起動されかつそれを維持するために
は電源電圧ＶDDを少くともＰチヤンネルFET及
びＮチヤンネルFETのしきい値電圧ＶTP，ＶTN
の絶対値の和より大きくすることが不可欠であ
り、一方しきい値電圧ＶTP，ＶTNの低下には限度
があるので電源電圧を比較的高くしなければなら
ず、従つて電源電圧を低くすることにより消費電
力を低減させる試みには限界があつた。
そこで第５図に示すようにＰチヤンネルFET
及びＮチヤンネルFETのゲート抵抗ＲP，ＲNに
よりそれぞれ、アース及び電源側に接続し、各々
の電位に個別的にバイアスする方式が提案されて
いる。この方式によれば電源電圧ＶDDを低くでき
る筈であるが、実際に回路を製作し発振実験を行
つてみると発振起動性が悪く実用性に乏しいとい
う欠点を有している。
及びＮチヤンネルFETのゲート抵抗ＲP，ＲNに
よりそれぞれ、アース及び電源側に接続し、各々
の電位に個別的にバイアスする方式が提案されて
いる。この方式によれば電源電圧ＶDDを低くでき
る筈であるが、実際に回路を製作し発振実験を行
つてみると発振起動性が悪く実用性に乏しいとい
う欠点を有している。
本発明は以上のような事情に鑑み、CMOSイン
バータを構成する各FETのしきい値電圧を特に
低めることなく電源電圧を低くでき、しかも発振
起動性及び安定性のよいCMOS水晶発振器を提供
することを目的とするものであり、Ｐチヤンネル
MOS FETのゲートとＮチヤンネルMOS FETの
ゲートとをそれぞれ高抵抗を介して出力側及び電
源電圧に個別的に接続したことを特徴とする。
バータを構成する各FETのしきい値電圧を特に
低めることなく電源電圧を低くでき、しかも発振
起動性及び安定性のよいCMOS水晶発振器を提供
することを目的とするものであり、Ｐチヤンネル
MOS FETのゲートとＮチヤンネルMOS FETの
ゲートとをそれぞれ高抵抗を介して出力側及び電
源電圧に個別的に接続したことを特徴とする。
以下、図示の実施例により本発明を詳述する。
第１図は本発明の１実施例を示すものである。図
において１０，１１はそれぞれＰチヤンネル
MOS FET、ＮチヤンネルMOS FETであり、相
補形に接続され、両者のドレイン端子は出力側端
子１２に接続され、またソース端子はそれぞれ電
源電圧端子１７、アースに接続されている。Ｐチ
ヤンネルFET１０のゲート１３は数十ＭΩの高
抵抗１４を介して出力側端子１２に接続され、こ
の電圧にバイアスされると共に、Ｎチヤンネル
FET１１のゲート１５は高抵抗１６を介して電
源電圧端子１７に接続されこの電圧ＶDDにバイア
スされている。更に両ゲート１３，１５は当該周
波数に対して十分小さなインピーダンスを与える
コンデンサ１８，１９を介して入力側端子２０に
接続されている。出力側端子１２と入力側端子２
０とは、水晶振動子２１とコンデンサ２２，２３
とをπ形接続した帰還回路を介して接続されてい
る。
第１図は本発明の１実施例を示すものである。図
において１０，１１はそれぞれＰチヤンネル
MOS FET、ＮチヤンネルMOS FETであり、相
補形に接続され、両者のドレイン端子は出力側端
子１２に接続され、またソース端子はそれぞれ電
源電圧端子１７、アースに接続されている。Ｐチ
ヤンネルFET１０のゲート１３は数十ＭΩの高
抵抗１４を介して出力側端子１２に接続され、こ
の電圧にバイアスされると共に、Ｎチヤンネル
FET１１のゲート１５は高抵抗１６を介して電
源電圧端子１７に接続されこの電圧ＶDDにバイア
スされている。更に両ゲート１３，１５は当該周
波数に対して十分小さなインピーダンスを与える
コンデンサ１８，１９を介して入力側端子２０に
接続されている。出力側端子１２と入力側端子２
０とは、水晶振動子２１とコンデンサ２２，２３
とをπ形接続した帰還回路を介して接続されてい
る。
次に上記回路の動作を第２図を用いて説明す
る。ＰチヤンネルMOS FET１０及びＮチヤンネ
ルMOS FET１１のゲート電圧ＶG対チヤンネル
電流ＩD特性は、各MOS FET１０，１１のチヤ
ンネル電流をＩDP，ＩDNとし、かつしきい値電圧
をＶTP，ＶTNとする（添字Ｐ、ＮはFETの種類
を示す。以下同じ）と、第２図に示すような特性
となる。ＮチヤンネルFET１１のゲート１５は
電源電圧に接続されているので、バイアス電圧Ｖ
BNはＶDDに等しく、これに相当したチヤンネル電
流ＩDNが流れることになる。その結果出力側端子
１２の出力電圧はアース電位にかなり近い電位と
なり、この電位が高抵抗１４を介してＰチヤンネ
ルFET１０のゲート１３に伝達されこの部分の
バイアス電圧ＶBPが決定される。するとこのバイ
アス電圧ＶBPに応じたチヤンネル電流ＩDPが流れ
る。最終的にＩDN＝ＩDPとなるように各部の電圧
が自動的に調整され、回路定数の微小変動が生じ
ても、それに追随し常に安定した動作点が確保さ
れることになる。
る。ＰチヤンネルMOS FET１０及びＮチヤンネ
ルMOS FET１１のゲート電圧ＶG対チヤンネル
電流ＩD特性は、各MOS FET１０，１１のチヤ
ンネル電流をＩDP，ＩDNとし、かつしきい値電圧
をＶTP，ＶTNとする（添字Ｐ、ＮはFETの種類
を示す。以下同じ）と、第２図に示すような特性
となる。ＮチヤンネルFET１１のゲート１５は
電源電圧に接続されているので、バイアス電圧Ｖ
BNはＶDDに等しく、これに相当したチヤンネル電
流ＩDNが流れることになる。その結果出力側端子
１２の出力電圧はアース電位にかなり近い電位と
なり、この電位が高抵抗１４を介してＰチヤンネ
ルFET１０のゲート１３に伝達されこの部分の
バイアス電圧ＶBPが決定される。するとこのバイ
アス電圧ＶBPに応じたチヤンネル電流ＩDPが流れ
る。最終的にＩDN＝ＩDPとなるように各部の電圧
が自動的に調整され、回路定数の微小変動が生じ
ても、それに追随し常に安定した動作点が確保さ
れることになる。
第２図から明らかのように、第１図の回路の電
源電圧ＶDDはＮチヤンネルMOS FET１１のしき
い値電圧ＶTNより微小量、例えば0.15〜0.3ボル
ト程度大きくすれば発振可能であり、第４図に示
す従来例のものより電源電圧を少くともＰチヤン
ネルFET１０のしきい値電圧ＶTPの絶対値の分
だけ低下させることができ、しかもチヤンネル電
流ＩDの増加はない。従つて消費電力を約1/2にす
ることが可能である。
源電圧ＶDDはＮチヤンネルMOS FET１１のしき
い値電圧ＶTNより微小量、例えば0.15〜0.3ボル
ト程度大きくすれば発振可能であり、第４図に示
す従来例のものより電源電圧を少くともＰチヤン
ネルFET１０のしきい値電圧ＶTPの絶対値の分
だけ低下させることができ、しかもチヤンネル電
流ＩDの増加はない。従つて消費電力を約1/2にす
ることが可能である。
次に第３図により本発明の第２実施例を説明す
る。本実施例ではＰチヤンネルMOS FET１０の
ソース端子と電源との間に数百ＫΩ〜数ＭΩの抵
抗２４を、またＮチヤンネルMOS FET１１のソ
ース端子とアースとの間に数十ＫΩ〜数百ＫΩの
抵抗２５を挿入したもので、その他の構成は第１
図のものと同様である。
る。本実施例ではＰチヤンネルMOS FET１０の
ソース端子と電源との間に数百ＫΩ〜数ＭΩの抵
抗２４を、またＮチヤンネルMOS FET１１のソ
ース端子とアースとの間に数十ＫΩ〜数百ＫΩの
抵抗２５を挿入したもので、その他の構成は第１
図のものと同様である。
本実施例の場合、抵抗２４，２５の作用により
チヤンネル電流ＩDのうちの貫通電流分とコンデ
ンサ２３に対する充、放電電流が大幅に減少し、
しかも第１図の場合と同様の低電圧駆動効果によ
り良好な発振特性を有するので、発振電流を著し
く小さくすることができる。実験によれば4MHz
においてμＡ前後の発振電流での発振が可能であ
り、発振電流を従来の1/4〜1/5にすることが可能
であつた。
チヤンネル電流ＩDのうちの貫通電流分とコンデ
ンサ２３に対する充、放電電流が大幅に減少し、
しかも第１図の場合と同様の低電圧駆動効果によ
り良好な発振特性を有するので、発振電流を著し
く小さくすることができる。実験によれば4MHz
においてμＡ前後の発振電流での発振が可能であ
り、発振電流を従来の1/4〜1/5にすることが可能
であつた。
以上述べたように、本発明は、相補形に接続し
たＰチヤンネルMOS FETのゲートとＮチヤンネ
ルMOS FETのゲートとをそれぞれ高抵抗を介し
て出力側及び電源電圧に個別的に接続しバイアス
をとることにより、所要電源電圧を従来の約1/2
とすることができ、かつ優れた発振起動性と良好
な安定性とを得ることができ、消費電力の低減に
多大な効果を奏する。尚、本実施例では、FET
１０にＰチヤンネルMOSTをFET１１にＮチヤ
ンネルMOSTを用いたが、電源の極性を変えれ
ば、前記FET１０をＮチヤンネルＭ MOST
に、FET１１をＰチヤンネルMOSTにしても同
様の目的効果が得られることは当然である。
たＰチヤンネルMOS FETのゲートとＮチヤンネ
ルMOS FETのゲートとをそれぞれ高抵抗を介し
て出力側及び電源電圧に個別的に接続しバイアス
をとることにより、所要電源電圧を従来の約1/2
とすることができ、かつ優れた発振起動性と良好
な安定性とを得ることができ、消費電力の低減に
多大な効果を奏する。尚、本実施例では、FET
１０にＰチヤンネルMOSTをFET１１にＮチヤ
ンネルMOSTを用いたが、電源の極性を変えれ
ば、前記FET１０をＮチヤンネルＭ MOST
に、FET１１をＰチヤンネルMOSTにしても同
様の目的効果が得られることは当然である。
第１図は本発明の１実施例を示す回路図、第２
図は第１図のＶG−ＩD特性図、第３図は本発明の
第２実施例の回路図、第４図、第５図は従来例を
示す回路図である。 １０……ＰチヤンネルMOS FET、１１……Ｎ
チヤンネルMOS FET、１４，１６……高抵抗、
１８，１９……コンデンサ、２１……水晶振動
子、２２，２３……コンデンサ。
図は第１図のＶG−ＩD特性図、第３図は本発明の
第２実施例の回路図、第４図、第５図は従来例を
示す回路図である。 １０……ＰチヤンネルMOS FET、１１……Ｎ
チヤンネルMOS FET、１４，１６……高抵抗、
１８，１９……コンデンサ、２１……水晶振動
子、２２，２３……コンデンサ。
Claims (1)
- １ ＰチヤンネルMOS FETとＮチヤンネル
MOS FETとを相補形に接続し、一方のMOS
FETのゲートを高抵抗を介して出力側端子に接
続すると共に他方のMOS FETのゲートを高抵抗
を介して電源側に接続し、かつ上記両ゲートをコ
ンデンサを介して入力側端子に接続し、この入力
側端子と出力側端子との間に水晶振動子とコンデ
ンサとからなる帰還回路を接続してなるCMOS水
晶発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12756178A JPS5553906A (en) | 1978-10-17 | 1978-10-17 | Cmos crystal oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12756178A JPS5553906A (en) | 1978-10-17 | 1978-10-17 | Cmos crystal oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553906A JPS5553906A (en) | 1980-04-19 |
| JPS6117406B2 true JPS6117406B2 (ja) | 1986-05-07 |
Family
ID=14963061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12756178A Granted JPS5553906A (en) | 1978-10-17 | 1978-10-17 | Cmos crystal oscillator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5553906A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515001B2 (en) | 2005-09-08 | 2009-04-07 | Interchip Corporation | AC amplifier and piezoelectric vibrator oscillator |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4387349A (en) * | 1980-12-15 | 1983-06-07 | National Semiconductor Corporation | Low power CMOS crystal oscillator |
| GB2362276A (en) * | 2000-05-12 | 2001-11-14 | Motorola Inc | A low power clock oscillator with regulated amplitude |
| JP4734036B2 (ja) * | 2005-05-31 | 2011-07-27 | 東芝マイクロエレクトロニクス株式会社 | 低消費電力回路 |
| JP5296125B2 (ja) * | 2011-03-11 | 2013-09-25 | 東芝マイクロエレクトロニクス株式会社 | 低消費電力回路 |
| JP6967248B1 (ja) * | 2020-07-22 | 2021-11-17 | 大学共同利用機関法人 高エネルギー加速器研究機構 | 発振回路および電子機器 |
-
1978
- 1978-10-17 JP JP12756178A patent/JPS5553906A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515001B2 (en) | 2005-09-08 | 2009-04-07 | Interchip Corporation | AC amplifier and piezoelectric vibrator oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553906A (en) | 1980-04-19 |
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