JPS6117147B2 - - Google Patents
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- Publication number
- JPS6117147B2 JPS6117147B2 JP770078A JP770078A JPS6117147B2 JP S6117147 B2 JPS6117147 B2 JP S6117147B2 JP 770078 A JP770078 A JP 770078A JP 770078 A JP770078 A JP 770078A JP S6117147 B2 JPS6117147 B2 JP S6117147B2
- Authority
- JP
- Japan
- Prior art keywords
- ground
- connector
- printed wiring
- wiring board
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001681 protective effect Effects 0.000 claims description 5
- 238000005476 soldering Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機における高密度集積回路に
関するものである。
関するものである。
従来、この種の高密度集積回路は第１図、第２
図および第３図に示すようにグランド電流供給パ
ターン２を有する印刷配線基板１にコネクタ３が
取付けられ、コネクタ３にグランド供給プレート
１５、およびLSIパツケージ６が保持板４とネジ
５、ナツト１１を使用して取付けられている。
図および第３図に示すようにグランド電流供給パ
ターン２を有する印刷配線基板１にコネクタ３が
取付けられ、コネクタ３にグランド供給プレート
１５、およびLSIパツケージ６が保持板４とネジ
５、ナツト１１を使用して取付けられている。
LSIパツケージ６′はLSIチツプ７が半田付け等
により、高密度集積回路基板６に取りつけられて
おり、高密度集積回路基板６のグランドパターン
１２にグランドプレート８が電気的、機械的、た
とえば半田付け等により固定され、グランドプレ
ート８にはLSIチツプ保護カバー９が電気的、機
械的、たとえば半田付け等により固定されてい
る。
により、高密度集積回路基板６に取りつけられて
おり、高密度集積回路基板６のグランドパターン
１２にグランドプレート８が電気的、機械的、た
とえば半田付け等により固定され、グランドプレ
ート８にはLSIチツプ保護カバー９が電気的、機
械的、たとえば半田付け等により固定されてい
る。
グランド供給プレート１５の両面の外周囲には
バネ１０が取付けられており、このバネがグラン
ド電流供給パターン２とLSIチツプ保護カバー９
に接触する構成である。また信号はコネクタ３内
のバネ１４を使用し、印刷配線基板１と高密度集
積回路基板６上のコンタクトバツド１３とを接続
し信号の伝達を行なつている。
バネ１０が取付けられており、このバネがグラン
ド電流供給パターン２とLSIチツプ保護カバー９
に接触する構成である。また信号はコネクタ３内
のバネ１４を使用し、印刷配線基板１と高密度集
積回路基板６上のコンタクトバツド１３とを接続
し信号の伝達を行なつている。
したがつて、チツプ保護用カバー９はグランド
プレート８に固定されているため容易に着脱が不
可能である。これより、LSIチツプ７，LSIチツ
プ間配線の不良、及び論理設計ミスによるチツプ
間配線の改善が容易にできない欠点がある。
プレート８に固定されているため容易に着脱が不
可能である。これより、LSIチツプ７，LSIチツ
プ間配線の不良、及び論理設計ミスによるチツプ
間配線の改善が容易にできない欠点がある。
また、チツプ保護用カバー９はグランドプレー
ト８に固定する時、半田付け等を使用していたた
め、半田付け時のフラツクスがLSIチツプに悪影
響をおよぼす欠点もある。
ト８に固定する時、半田付け等を使用していたた
め、半田付け時のフラツクスがLSIチツプに悪影
響をおよぼす欠点もある。
最近の電子計算機は動作速度の高速化、低レベ
ルでの信号伝達のため、グランド変動、クロスト
ークによる誤動作が発生しやすい欠点がある。
ルでの信号伝達のため、グランド変動、クロスト
ークによる誤動作が発生しやすい欠点がある。
本発明の目的は高密度集積回路基板に搭載され
た複数個のLSIチツプの保護用のカバーを脱着可
能にしたことにより、LSIチツプの不良変換、及
びチツプ間配線の改善を容易にし、それらに要す
る時間を短縮できる高密度集積回路を提供するこ
とにある。
た複数個のLSIチツプの保護用のカバーを脱着可
能にしたことにより、LSIチツプの不良変換、及
びチツプ間配線の改善を容易にし、それらに要す
る時間を短縮できる高密度集積回路を提供するこ
とにある。
また、他の目的として印刷配線基板に対面する
LSIチツプ保護用カバー面のコネクタの近傍にバ
ネを取付け印刷配線基板のグランド電流供給パタ
ーン部に接触させることにより信号コンタクトの
シールド効果を持たせまた、コネクタのコンタク
トにおいて信号として使用できるコンタクトを増
加させることができる高密度集積回路を提供する
ことにある。
LSIチツプ保護用カバー面のコネクタの近傍にバ
ネを取付け印刷配線基板のグランド電流供給パタ
ーン部に接触させることにより信号コンタクトの
シールド効果を持たせまた、コネクタのコンタク
トにおいて信号として使用できるコンタクトを増
加させることができる高密度集積回路を提供する
ことにある。
本発明の回路は、グランド電流供給パターンを
有する印刷配線基板と、 この印刷配線基板に一端を取り付けられたコネ
クタと、 前記印刷配線基板と対向するように前記コネク
タの他端に取付けられた保持板と、 前記保持板に搭載され、前記コネクタを介して
前記印刷配線基板と電気的に接続され、かつグラ
ンドプレートを有する集積回路基板と、 この集積回路基板を保護するための保護カバー
と、 前記グランド電流供給パターンと前記グランド
プレートとを電気的に接続するように前記保護カ
バーに固定されたバネとから構成されている。
有する印刷配線基板と、 この印刷配線基板に一端を取り付けられたコネ
クタと、 前記印刷配線基板と対向するように前記コネク
タの他端に取付けられた保持板と、 前記保持板に搭載され、前記コネクタを介して
前記印刷配線基板と電気的に接続され、かつグラ
ンドプレートを有する集積回路基板と、 この集積回路基板を保護するための保護カバー
と、 前記グランド電流供給パターンと前記グランド
プレートとを電気的に接続するように前記保護カ
バーに固定されたバネとから構成されている。
次に本発明について図面を参照して詳細に説明
する。
する。
第４図、第５図、第６図を参照すると、本発明
の一実施例はグランド電流供給パターン２を有す
る印刷配線基板１にコネクタ３が取付けられ、コ
ネクタ３にLSIパツケージ６′が保持板４とネジ
５、第３図のナツト１１を使用して取付けられ
る。
の一実施例はグランド電流供給パターン２を有す
る印刷配線基板１にコネクタ３が取付けられ、コ
ネクタ３にLSIパツケージ６′が保持板４とネジ
５、第３図のナツト１１を使用して取付けられ
る。
LSIパツケージ６′はLSIチツプ７が半田付け等
により高密度集積回路基板６に取りつけられてお
り、高密度集積回路基板６のグランドパターン１
２にグランドプレート８が電気的または機械的
（たとえば半田付け等）により固定される。
により高密度集積回路基板６に取りつけられてお
り、高密度集積回路基板６のグランドパターン１
２にグランドプレート８が電気的または機械的
（たとえば半田付け等）により固定される。
グランドプレート８には、バネ１０を電気的ま
たは機械的に取りつけたLSIチツプ保護カバー９
がバネ１０により、接触すると同時に印刷配線板
１上のグランド電流供給パターン２にバネ接触す
る。
たは機械的に取りつけたLSIチツプ保護カバー９
がバネ１０により、接触すると同時に印刷配線板
１上のグランド電流供給パターン２にバネ接触す
る。
このグランド電流供給パターン２に接触するバ
ネ１０はコネクタの近傍に位置されている。
ネ１０はコネクタの近傍に位置されている。
また信号はコネクタ３内のバネ１を使用し、印
刷配線基板１と平面形高密度膜基板６上のコンタ
クトバツド１３とを接続し信号の伝達を行なう。
刷配線基板１と平面形高密度膜基板６上のコンタ
クトバツド１３とを接続し信号の伝達を行なう。
チツプ保護用カバー９はバネ１０にて、グラン
ンドプレート８に接触しているため容易に着脱が
可能である。
ンドプレート８に接触しているため容易に着脱が
可能である。
従つて、LSIチツプ７，LSIチツプ間配線の不
良個所の修理及び改造が容易にでき、それに伴う
時間も大幅に短縮できる。
良個所の修理及び改造が容易にでき、それに伴う
時間も大幅に短縮できる。
また、最近の電子計算機は動作速度の高速化、
低レベルでの信号伝達のため、グランド変動およ
びクロストークによる誤動作が発生しやすい欠点
があるが、信号伝達用のコネクタの近傍にグラン
ド電流を流すことにより、これらを減じることが
でき、また、グランド電流をコネクタピンとは別
にとることにより信号コネクタピンを増加させる
ことができる。
低レベルでの信号伝達のため、グランド変動およ
びクロストークによる誤動作が発生しやすい欠点
があるが、信号伝達用のコネクタの近傍にグラン
ド電流を流すことにより、これらを減じることが
でき、また、グランド電流をコネクタピンとは別
にとることにより信号コネクタピンを増加させる
ことができる。
本発明には以上説明したようにチツプ保護用カ
バーの表、裏にバネを取付け、一方はグランドプ
レートとの着脱を可能にし他方は印刷配線基板の
グランド電流供給パターンに接続することにより
LSIチツプの不良交換やLSIチツプ間配線の改造
を容易にする効果があり、同時に信号コネクタピ
ンのシールド機能を有する効果がある。
バーの表、裏にバネを取付け、一方はグランドプ
レートとの着脱を可能にし他方は印刷配線基板の
グランド電流供給パターンに接続することにより
LSIチツプの不良交換やLSIチツプ間配線の改造
を容易にする効果があり、同時に信号コネクタピ
ンのシールド機能を有する効果がある。
第１図は高密度集積回路の従来の実状状態例を
示す図、第２図は第１図のLSIパツケージの斜視
図、第３図は第１図のＢ−B′断面図、第４図は本
発明の一実施例を示す図、第５図は第４図のLSI
パツケージの斜視図および第６図は第４図のＡ−
A′断面図である。 第１図から第６図において１は印刷配線基板、
２はグランド電流供給部パターン、３はコネク
タ、４は保持板、５はネジ、６は高密度集積回路
基板、６′はLSIパツケージ、７はLSIチツプ、８
はグランドプレート、９はチツプ保護カバー、１
０はバネ、１１はナツト、１２はグランド電流受
容部パターン、１３はコンタクトパツド、１４は
バネ。
示す図、第２図は第１図のLSIパツケージの斜視
図、第３図は第１図のＢ−B′断面図、第４図は本
発明の一実施例を示す図、第５図は第４図のLSI
パツケージの斜視図および第６図は第４図のＡ−
A′断面図である。 第１図から第６図において１は印刷配線基板、
２はグランド電流供給部パターン、３はコネク
タ、４は保持板、５はネジ、６は高密度集積回路
基板、６′はLSIパツケージ、７はLSIチツプ、８
はグランドプレート、９はチツプ保護カバー、１
０はバネ、１１はナツト、１２はグランド電流受
容部パターン、１３はコンタクトパツド、１４は
バネ。
Claims (1)
- 【特許請求の範囲】 １ グランド電流供給パターンを有する印刷配線
基板と、 この印刷配線基板に一端を取り付けられたコネ
クタと、 前記印刷配線基板と対向するように前記コネク
タの他端に取り付けられた保持板と、 前記保持板に搭載され前記コネクタを介して前
記印刷配線基板と電気的に接続されかつグランド
プレートを有する集積回路基板と、 この集積回路基板を保護するための保護カバー
と、 前記グランド電流供給パターンと前記グランド
プレートとを電気的に接続するように前記保護カ
バーに固定されたバネとから構成されたことを特
徴とする高密度集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP770078A JPS54101165A (en) | 1978-01-25 | 1978-01-25 | High density integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP770078A JPS54101165A (en) | 1978-01-25 | 1978-01-25 | High density integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101165A JPS54101165A (en) | 1979-08-09 |
| JPS6117147B2 true JPS6117147B2 (ja) | 1986-05-06 |
Family
ID=11673032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP770078A Granted JPS54101165A (en) | 1978-01-25 | 1978-01-25 | High density integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54101165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116762A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置の保護方法及び半導体装置用カバー及び半導体装置ユニット及び半導体装置の梱包構造 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128994A (en) * | 1981-02-02 | 1982-08-10 | Nippon Electric Co | Lsi mounting structure |
| JPS59113656A (ja) * | 1982-12-20 | 1984-06-30 | Mitsubishi Electric Corp | 紫外線消去形再書込み可能読出し専用メモリ装置 |
-
1978
- 1978-01-25 JP JP770078A patent/JPS54101165A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116762A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置の保護方法及び半導体装置用カバー及び半導体装置ユニット及び半導体装置の梱包構造 |
| US8164181B2 (en) | 2003-10-07 | 2012-04-24 | Fujitsu Semiconductor Limited | Semiconductor device packaging structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101165A (en) | 1979-08-09 |
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