JPS6117147B2 - - Google Patents

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Publication number
JPS6117147B2
JPS6117147B2 JP770078A JP770078A JPS6117147B2 JP S6117147 B2 JPS6117147 B2 JP S6117147B2 JP 770078 A JP770078 A JP 770078A JP 770078 A JP770078 A JP 770078A JP S6117147 B2 JPS6117147 B2 JP S6117147B2
Authority
JP
Japan
Prior art keywords
ground
connector
printed wiring
wiring board
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP770078A
Other languages
English (en)
Other versions
JPS54101165A (en
Inventor
Mitsuo Takamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP770078A priority Critical patent/JPS54101165A/ja
Publication of JPS54101165A publication Critical patent/JPS54101165A/ja
Publication of JPS6117147B2 publication Critical patent/JPS6117147B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

【発明の詳細な説明】 本発明は電子計算機における高密度集積回路に
関するものである。
従来、この種の高密度集積回路は第1図、第2
図および第3図に示すようにグランド電流供給パ
ターン2を有する印刷配線基板1にコネクタ3が
取付けられ、コネクタ3にグランド供給プレート
15、およびLSIパツケージ6が保持板4とネジ
5、ナツト11を使用して取付けられている。
LSIパツケージ6′はLSIチツプ7が半田付け等
により、高密度集積回路基板6に取りつけられて
おり、高密度集積回路基板6のグランドパターン
12にグランドプレート8が電気的、機械的、た
とえば半田付け等により固定され、グランドプレ
ート8にはLSIチツプ保護カバー9が電気的、機
械的、たとえば半田付け等により固定されてい
る。
グランド供給プレート15の両面の外周囲には
バネ10が取付けられており、このバネがグラン
ド電流供給パターン2とLSIチツプ保護カバー9
に接触する構成である。また信号はコネクタ3内
のバネ14を使用し、印刷配線基板1と高密度集
積回路基板6上のコンタクトバツド13とを接続
し信号の伝達を行なつている。
したがつて、チツプ保護用カバー9はグランド
プレート8に固定されているため容易に着脱が不
可能である。これより、LSIチツプ7,LSIチツ
プ間配線の不良、及び論理設計ミスによるチツプ
間配線の改善が容易にできない欠点がある。
また、チツプ保護用カバー9はグランドプレー
ト8に固定する時、半田付け等を使用していたた
め、半田付け時のフラツクスがLSIチツプに悪影
響をおよぼす欠点もある。
最近の電子計算機は動作速度の高速化、低レベ
ルでの信号伝達のため、グランド変動、クロスト
ークによる誤動作が発生しやすい欠点がある。
本発明の目的は高密度集積回路基板に搭載され
た複数個のLSIチツプの保護用のカバーを脱着可
能にしたことにより、LSIチツプの不良変換、及
びチツプ間配線の改善を容易にし、それらに要す
る時間を短縮できる高密度集積回路を提供するこ
とにある。
また、他の目的として印刷配線基板に対面する
LSIチツプ保護用カバー面のコネクタの近傍にバ
ネを取付け印刷配線基板のグランド電流供給パタ
ーン部に接触させることにより信号コンタクトの
シールド効果を持たせまた、コネクタのコンタク
トにおいて信号として使用できるコンタクトを増
加させることができる高密度集積回路を提供する
ことにある。
本発明の回路は、グランド電流供給パターンを
有する印刷配線基板と、 この印刷配線基板に一端を取り付けられたコネ
クタと、 前記印刷配線基板と対向するように前記コネク
タの他端に取付けられた保持板と、 前記保持板に搭載され、前記コネクタを介して
前記印刷配線基板と電気的に接続され、かつグラ
ンドプレートを有する集積回路基板と、 この集積回路基板を保護するための保護カバー
と、 前記グランド電流供給パターンと前記グランド
プレートとを電気的に接続するように前記保護カ
バーに固定されたバネとから構成されている。
次に本発明について図面を参照して詳細に説明
する。
第4図、第5図、第6図を参照すると、本発明
の一実施例はグランド電流供給パターン2を有す
る印刷配線基板1にコネクタ3が取付けられ、コ
ネクタ3にLSIパツケージ6′が保持板4とネジ
5、第3図のナツト11を使用して取付けられ
る。
LSIパツケージ6′はLSIチツプ7が半田付け等
により高密度集積回路基板6に取りつけられてお
り、高密度集積回路基板6のグランドパターン1
2にグランドプレート8が電気的または機械的
(たとえば半田付け等)により固定される。
グランドプレート8には、バネ10を電気的ま
たは機械的に取りつけたLSIチツプ保護カバー9
がバネ10により、接触すると同時に印刷配線板
1上のグランド電流供給パターン2にバネ接触す
る。
このグランド電流供給パターン2に接触するバ
ネ10はコネクタの近傍に位置されている。
また信号はコネクタ3内のバネ1を使用し、印
刷配線基板1と平面形高密度膜基板6上のコンタ
クトバツド13とを接続し信号の伝達を行なう。
チツプ保護用カバー9はバネ10にて、グラン
ンドプレート8に接触しているため容易に着脱が
可能である。
従つて、LSIチツプ7,LSIチツプ間配線の不
良個所の修理及び改造が容易にでき、それに伴う
時間も大幅に短縮できる。
また、最近の電子計算機は動作速度の高速化、
低レベルでの信号伝達のため、グランド変動およ
びクロストークによる誤動作が発生しやすい欠点
があるが、信号伝達用のコネクタの近傍にグラン
ド電流を流すことにより、これらを減じることが
でき、また、グランド電流をコネクタピンとは別
にとることにより信号コネクタピンを増加させる
ことができる。
本発明には以上説明したようにチツプ保護用カ
バーの表、裏にバネを取付け、一方はグランドプ
レートとの着脱を可能にし他方は印刷配線基板の
グランド電流供給パターンに接続することにより
LSIチツプの不良交換やLSIチツプ間配線の改造
を容易にする効果があり、同時に信号コネクタピ
ンのシールド機能を有する効果がある。
【図面の簡単な説明】
第1図は高密度集積回路の従来の実状状態例を
示す図、第2図は第1図のLSIパツケージの斜視
図、第3図は第1図のB−B′断面図、第4図は本
発明の一実施例を示す図、第5図は第4図のLSI
パツケージの斜視図および第6図は第4図のA−
A′断面図である。 第1図から第6図において1は印刷配線基板、
2はグランド電流供給部パターン、3はコネク
タ、4は保持板、5はネジ、6は高密度集積回路
基板、6′はLSIパツケージ、7はLSIチツプ、8
はグランドプレート、9はチツプ保護カバー、1
0はバネ、11はナツト、12はグランド電流受
容部パターン、13はコンタクトパツド、14は
バネ。

Claims (1)

  1. 【特許請求の範囲】 1 グランド電流供給パターンを有する印刷配線
    基板と、 この印刷配線基板に一端を取り付けられたコネ
    クタと、 前記印刷配線基板と対向するように前記コネク
    タの他端に取り付けられた保持板と、 前記保持板に搭載され前記コネクタを介して前
    記印刷配線基板と電気的に接続されかつグランド
    プレートを有する集積回路基板と、 この集積回路基板を保護するための保護カバー
    と、 前記グランド電流供給パターンと前記グランド
    プレートとを電気的に接続するように前記保護カ
    バーに固定されたバネとから構成されたことを特
    徴とする高密度集積回路。
JP770078A 1978-01-25 1978-01-25 High density integrated circuit Granted JPS54101165A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP770078A JPS54101165A (en) 1978-01-25 1978-01-25 High density integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP770078A JPS54101165A (en) 1978-01-25 1978-01-25 High density integrated circuit

Publications (2)

Publication Number Publication Date
JPS54101165A JPS54101165A (en) 1979-08-09
JPS6117147B2 true JPS6117147B2 (ja) 1986-05-06

Family

ID=11673032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP770078A Granted JPS54101165A (en) 1978-01-25 1978-01-25 High density integrated circuit

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116762A (ja) * 2003-10-07 2005-04-28 Fujitsu Ltd 半導体装置の保護方法及び半導体装置用カバー及び半導体装置ユニット及び半導体装置の梱包構造

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57128994A (en) * 1981-02-02 1982-08-10 Nippon Electric Co Lsi mounting structure
JPS59113656A (ja) * 1982-12-20 1984-06-30 Mitsubishi Electric Corp 紫外線消去形再書込み可能読出し専用メモリ装置

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JP2005116762A (ja) * 2003-10-07 2005-04-28 Fujitsu Ltd 半導体装置の保護方法及び半導体装置用カバー及び半導体装置ユニット及び半導体装置の梱包構造
US8164181B2 (en) 2003-10-07 2012-04-24 Fujitsu Semiconductor Limited Semiconductor device packaging structure

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Publication number Publication date
JPS54101165A (en) 1979-08-09

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