JPS6230502B2 - - Google Patents
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- JPS6230502B2 JPS6230502B2 JP54145655A JP14565579A JPS6230502B2 JP S6230502 B2 JPS6230502 B2 JP S6230502B2 JP 54145655 A JP54145655 A JP 54145655A JP 14565579 A JP14565579 A JP 14565579A JP S6230502 B2 JPS6230502 B2 JP S6230502B2
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- 239000000758 substrate Substances 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 1
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
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- H01L2924/15323—Connection portion the connection portion being formed on the die mounting surface of the substrate being a land array, e.g. LGA
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- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Combinations Of Printed Boards (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機等の高速演算回路等に使用
される高密度パツケージの構造に関する。
される高密度パツケージの構造に関する。
現在、電子計算機の発達により高速演算回路の
演算速度向上の要求が増大している。高速演算が
要求される多層基板においては、信号線・電源間
の電気容量の低下および前記多層基板に搭載され
る集積回路からの熱放散を低熱抵抗で実現するこ
とが必要である。また、故障集積回路の交換が容
易に行なえる構造も要求されている。
演算速度向上の要求が増大している。高速演算が
要求される多層基板においては、信号線・電源間
の電気容量の低下および前記多層基板に搭載され
る集積回路からの熱放散を低熱抵抗で実現するこ
とが必要である。また、故障集積回路の交換が容
易に行なえる構造も要求されている。
従来の多層基板は配線密度向上のため、ベース
基板上に絶縁層を介して多層の信号線層を構成
し、この上に集積回路搭載用導体パターンおよび
電源回路パターンが形成されている。集積回路で
発生した熱は、絶縁層およびベース基板を通過
し、ベース基板上に設けられた放熱板等を介して
放熱される。この放熱を容易にするため、絶縁層
材料としては低熱抵抗の材料を選択する必要があ
るが、現在、低熱抵抗でかつ低誘電率を有する物
質を得ることは困難であり、どちらか一方が満足
されないという欠点がある。
基板上に絶縁層を介して多層の信号線層を構成
し、この上に集積回路搭載用導体パターンおよび
電源回路パターンが形成されている。集積回路で
発生した熱は、絶縁層およびベース基板を通過
し、ベース基板上に設けられた放熱板等を介して
放熱される。この放熱を容易にするため、絶縁層
材料としては低熱抵抗の材料を選択する必要があ
るが、現在、低熱抵抗でかつ低誘電率を有する物
質を得ることは困難であり、どちらか一方が満足
されないという欠点がある。
本発明の目的は上述の欠点を除去し集積回路の
交換が容易にできより高速な演算が達成できるパ
ツケージ構造を提供することにある。
交換が容易にできより高速な演算が達成できるパ
ツケージ構造を提供することにある。
本発明のパツケージ構造は、電源回路パターン
を有する第1の基板と、前記第1の基板には設け
られていない信号線パターンが形成された第2の
基板と、ベース基板とこのベース基板上に形成さ
れた集積回路搭載用導体パターンと放熱板とを有
する集積回路チツプ支持用の複数のチツプ支持体
と、前記第1の基板と前記第2の基板と前記チツ
プ支持体とを電気的および物理的に接続する手段
とから構成されている。
を有する第1の基板と、前記第1の基板には設け
られていない信号線パターンが形成された第2の
基板と、ベース基板とこのベース基板上に形成さ
れた集積回路搭載用導体パターンと放熱板とを有
する集積回路チツプ支持用の複数のチツプ支持体
と、前記第1の基板と前記第2の基板と前記チツ
プ支持体とを電気的および物理的に接続する手段
とから構成されている。
次に本発明について図面を参照して詳細に説明
する。
する。
第1図から第4図は本発明の第1の実施例を示
す図である。
す図である。
第1図は信号線基板を示す断面図である。第1
図の基板には、ベース基板1上に低誘電率絶縁層
3を介して多層に形成された信号線パターン2
と、外部との接続用パツド4と、第3図に示すチ
ツプ支持体と信号の入出力を行なうためのピンが
接触する信号入出力用パツド7′とが形成されて
いる。
図の基板には、ベース基板1上に低誘電率絶縁層
3を介して多層に形成された信号線パターン2
と、外部との接続用パツド4と、第3図に示すチ
ツプ支持体と信号の入出力を行なうためのピンが
接触する信号入出力用パツド7′とが形成されて
いる。
第2図は電源回路パターン基板を示す断面図で
ある。第2図の基板には、電源回路パターン6と
電源入力端子10と信号入出力ピン用スルホール
7と電源入出力ピン用スルホール8とスペーサ9
とが形成されている。
ある。第2図の基板には、電源回路パターン6と
電源入力端子10と信号入出力ピン用スルホール
7と電源入出力ピン用スルホール8とスペーサ9
とが形成されている。
第3図はチツプ支持体を示す断面図である。第
3図のチツプ支持体は、ベース基板1′とベース
基板1′上に形成された集積回路搭載用導体パタ
ーン13と信号入出力用ピン15と電源入出力用
ピン16と放熱板14とから構成され、集積回路
11を支持している。
3図のチツプ支持体は、ベース基板1′とベース
基板1′上に形成された集積回路搭載用導体パタ
ーン13と信号入出力用ピン15と電源入出力用
ピン16と放熱板14とから構成され、集積回路
11を支持している。
第4図は第1図の信号線基板と第2図の電源回
路パターン基板とをスペーサ9を介して接合部1
7で接合し、さらに、前記電源回路パターン基板
と第3図のチツプとを接合部18で接合した本発
明のパツケージ構造を示す図である。集積回路1
1への電源および信号の入出力はピン16および
15で行ない、集積回路11で発生した熱はチツ
プ支持体の薄いベース基板1′を介して放熱板1
4から放出される。
路パターン基板とをスペーサ9を介して接合部1
7で接合し、さらに、前記電源回路パターン基板
と第3図のチツプとを接合部18で接合した本発
明のパツケージ構造を示す図である。集積回路1
1への電源および信号の入出力はピン16および
15で行ない、集積回路11で発生した熱はチツ
プ支持体の薄いベース基板1′を介して放熱板1
4から放出される。
第5図から第8図は本発明の第2の実施例を示
す図である。
す図である。
第5図は信号線基板を示す断面図である。第5
図の基板には、ベース基板1上に低誘電率絶縁層
3を介して多層に形成された信号線パターン2と
外部との接続用パツド4と電源入出力用ヴイアフ
イル8′と信号入出力用パツド7′とが形成されて
いる。
図の基板には、ベース基板1上に低誘電率絶縁層
3を介して多層に形成された信号線パターン2と
外部との接続用パツド4と電源入出力用ヴイアフ
イル8′と信号入出力用パツド7′とが形成されて
いる。
第6図は電源回路パターン基板を示す断面図で
ある。第6図の基板には、電源回路パターン6と
電源入力端子10と電源入出力用ヴイアフイル
8′とが形成されている。
ある。第6図の基板には、電源回路パターン6と
電源入力端子10と電源入出力用ヴイアフイル
8′とが形成されている。
第7図はチツプ支持体を示す断面図である。第
7図のチツプ支持体は、ベース基板1′とベース
基板1′上に形成された集積回路搭載用導体パタ
ーン13と電源入出力用パツド7″と信号入出力
用パツド7′とキヤツプ9′と放熱板14とから構
成され、集積回路11を支持している。
7図のチツプ支持体は、ベース基板1′とベース
基板1′上に形成された集積回路搭載用導体パタ
ーン13と電源入出力用パツド7″と信号入出力
用パツド7′とキヤツプ9′と放熱板14とから構
成され、集積回路11を支持している。
第8図は第5図の信号線基板と第6図の電源回
路パターン基板とをはんだボール15′で接合
し、さらに、前記信号線基板と第7図のチツプ支
持体とをはんだボール15″で接合した本発明の
パツケージ構造を示す図である。集積回路11で
発生した熱はチツプ支持体の薄いベース基板1′
を介して放熱板14から放出される。キヤツプ
9′は、集積回路11で発生した熱が上部に設け
られた信号線基板に放熱されるのを防ぐために設
けている。
路パターン基板とをはんだボール15′で接合
し、さらに、前記信号線基板と第7図のチツプ支
持体とをはんだボール15″で接合した本発明の
パツケージ構造を示す図である。集積回路11で
発生した熱はチツプ支持体の薄いベース基板1′
を介して放熱板14から放出される。キヤツプ
9′は、集積回路11で発生した熱が上部に設け
られた信号線基板に放熱されるのを防ぐために設
けている。
また、第1および第2の実施例において、信号
線パターン2と電源回路パターン6との間の電気
容量は、信号線パターンと電源回路パターンとの
間に存在する空気および低誘電率の絶縁層により
決定される。チツプ支持体に搭載されている集積
回路11に故障が生じたときには、故障集積回路
が搭載されているチツプ支持体を交換すればよ
い。
線パターン2と電源回路パターン6との間の電気
容量は、信号線パターンと電源回路パターンとの
間に存在する空気および低誘電率の絶縁層により
決定される。チツプ支持体に搭載されている集積
回路11に故障が生じたときには、故障集積回路
が搭載されているチツプ支持体を交換すればよ
い。
以上、本発明を用いると、集積回路等で発生し
た熱を効率よく放熱させ信号線パターン・電源回
路パターン間の電気容量を低下させることができ
るのでより高速な演算回路が製作できる。また、
故障集積回路の交換も容易に行なうことができ
る。
た熱を効率よく放熱させ信号線パターン・電源回
路パターン間の電気容量を低下させることができ
るのでより高速な演算回路が製作できる。また、
故障集積回路の交換も容易に行なうことができ
る。
第1図から第4図は本発明の第1の実施例を示
す図および第5図から第8図は本発明の第2の実
施例を示す図である。 図において、1,1′……ベース基板、2……
信号線パターン、3……絶縁層、4……外部との
接続用パツド、5……信号入出力用ヴイアフイ
ル、6……電源回路パターン、7……信号入出力
ピン用スルホール、7′……信号入出力用パツ
ド、7″……電源入出力用パツド、8……電源入
出力ピン用スルホール、9……スペーサ、9′…
…キヤツプ、10……電源入力端子、11……集
積回路、12……ボンデイングワイヤ、13……
集積回路搭載用導体パターン、14……放熱板、
15……信号入出力用ピン、15′,15″……接
合後のはんだボール、16……電源入出力用ピ
ン、17,18……接合部。
す図および第5図から第8図は本発明の第2の実
施例を示す図である。 図において、1,1′……ベース基板、2……
信号線パターン、3……絶縁層、4……外部との
接続用パツド、5……信号入出力用ヴイアフイ
ル、6……電源回路パターン、7……信号入出力
ピン用スルホール、7′……信号入出力用パツ
ド、7″……電源入出力用パツド、8……電源入
出力ピン用スルホール、9……スペーサ、9′…
…キヤツプ、10……電源入力端子、11……集
積回路、12……ボンデイングワイヤ、13……
集積回路搭載用導体パターン、14……放熱板、
15……信号入出力用ピン、15′,15″……接
合後のはんだボール、16……電源入出力用ピ
ン、17,18……接合部。
Claims (1)
- 1 電源回路パターンを有する第1の基板と、前
記第1の基板には設けられていない信号線パター
ンが形成された第2の基板と、ベース基板とこの
ベース基板上に形成された集積回路搭載用導体パ
ターンと放熱板とを有する集積回路チツプ支持用
の複数のチツプ支持体と、前記第1の基板と前記
第2の基板と前記チツプ支持体とを電気的および
物理的に接続する手段とから構成されたことを特
徴とする高密度パツケージ構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14565579A JPS5669897A (en) | 1979-11-09 | 1979-11-09 | High density package structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14565579A JPS5669897A (en) | 1979-11-09 | 1979-11-09 | High density package structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5669897A JPS5669897A (en) | 1981-06-11 |
JPS6230502B2 true JPS6230502B2 (ja) | 1987-07-02 |
Family
ID=15390028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14565579A Granted JPS5669897A (en) | 1979-11-09 | 1979-11-09 | High density package structure |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5669897A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5835952A (ja) * | 1981-08-28 | 1983-03-02 | Nec Corp | 半導体集積回路装置 |
JP4144436B2 (ja) * | 2003-06-02 | 2008-09-03 | セイコーエプソン株式会社 | 電気光学モジュール及び電子機器 |
-
1979
- 1979-11-09 JP JP14565579A patent/JPS5669897A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5669897A (en) | 1981-06-11 |
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