JPS61147607A - 電流ミラ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電流ミラー回路に関し、ＰＮＰトランジスタ
のエミッタ接地電流増幅率が低下する大電流レベルで使
用するのに好適な出力電流ソース形電流ミラー回路に関
するものである。

〔発明の背景〕

従来の出力電流ソース形の電流ミラー回路は、米国特許
第４２９７６４６号明細書に記載の如く。

ＰＮＰトランジスタと抵抗により電流ミラー回路を構成
し、その他複数のＰＮＰトランジスタにより電流コピー
の補正を行う構成となっていた（第４図参照）、それに
よると電流コピー率（入出力電流比）Ｋは、 Ｋ　＃　Ｉ　ｏｕｔ／　Ｉ　ｉｎ となる、ただし、βｐ：トランジスタＱｌｌ、Ｑ１２の
エミッタ接地電流増幅率、βＰ′　：トランジスタＱ１
３のエミッタ接地電流増幅率、βｐ“：トランジスタロ
１４のエミッタ接地電流増幅率。

エミッタ接地電流増幅率βＰとβｐ＃はほとんど等しい
ので（１）式は、 （２）式によれば、例えば、エミッタ接地電流増幅率が
１０の電流レベルで使用すると。

Ｋ＝１−２／１１”　＝０．９９８５　　　　（３）と
なり、誤差は０．１’５％と計算できる。

しかしながら、集積回路で広く採用されて％Ｎるラテラ
ル形ＰＮＰトランジスタは、使用電流レベルが大きくな
るに伴い、エミッタ接地電流増幅率が著しく低下するこ
とが周知であり１例えば、コレクタ電流ｌＩｌ＾でエミ
ッタ接地電流増幅率は１〜２という製造プロセスも多い
。

この電流レベルを第４図に適用すると、　　（２）より
例えば、βｐ＝１．５とおくと に＝１−２／２．５’＝０．８７２　　　　（４）とな
り、誤差的１３％と計算され、大電流レベルにおいて誤
差が大きいという欠点があった。

また、上記の大電流レベル誤差の低減のため、例えば、
第４図の各ＰＮＰトランジスタを複数個、並列接続して
１個当りの動作電流を小さくし、エミッタ接地電流増幅
率βＰを大きくするという対策が一般に施されるが、こ
の場合１回路規模が増加するという欠点があった。この
増加の比率は、電流ミラー回路の入出力電流レベルとＰ
ＮＰトランジスタ１個当りの動作電流の比である。例え
ば、第４図において、電流ミラー回路の許容電流コピー
誤差が５％である場合、電流コピー率には、Ｋ〉０．９
５であり、（２）式よりエミッタ接地電流増幅率βＰは
、βｐ＞２．４２でなければならない。

βＰが２．４２となるＰＮＰ動作電流を仮に０．５園Ａ
とすると、第４図の回路を入出力電流レベル１ｍＡで使
用する場合、トランジスタＱｌｌ、Ｑｌ２、Ｑｌ４はそ
れぞれ２個並列となり（トランジスタＱ１３はトランジ
スタＱｌｌ、Ｑ１２のベース電流で動作するため、動作
電流レベルが小さく、並列接続の必要はない）、計７個
のＰＮＰトランジスタが必要となる。同様に、入出力電
流レベル２鵬Ａでは１３個、３■Ａでは１９個のＰＮＰ
トランジスタを必要とする。

〔発明の目的〕

本発明の目的は、このような従来の欠点を解消し、回路
規模を大きくすることなく、広範囲の電流動作レベルに
安定して使用でき、かつ、電流コピー精度の高い電流ミ
ラー回路を提供することにある。

〔発明の概要〕

上記目的を達成するために１本発明では、複数のＰＮＰ
トランジスタと、入力端子と出力端子間の電流コピーの
補正を行う素子を有する出力電流ソース形電流ミラー回
路において、ＮＰＮトランジスタとＰＮＰトランジスタ
を組合せて等価的に高いエミッタ接地電流増幅率を持つ
ＰＮＰトランジスタ素子として動作させ、電流コピーを
行うＮＰＮ−ＰＮＰ複合トランジスタ、および該電流コ
ピーにより生じた誤差電流を上記入力端子と出力端子に
分流させるＰＮＰトランジスタを有することに特徴があ
る。

〔発明の実施例〕

以下１本発明の実施例を図面により説明する。

第１図は１本発明の第１実施例を示す電流ミラー回路の
構成図である。

第１図においてＱｌ、Ｑ２は特性の等しいＰＮＰトラン
ジスタで、それぞれ等しい値の抵抗Ｒ１゜Ｒ２に接続さ
れ電流コピー動作を行う。トランジスタＱｌ、Ｑ２のエ
ミッタ接地電流増幅率はβＰとして以下説明する。Ｑ３
．Ｑ４は特性の等しいＮＰＮトランジスタで、主たる入
力電流、出力電流が流れる。トランジスタＱ３．Ｑ４の
エミッタ接地電流増幅率はβｎとして説明する。Ｑ５．
Ｑ６は特性の等しいＰＮＰトランジスタで、エミッタ同
志、ベース同志を接続される。トランジスタＱ５．Ｑ６
のエミッタ接地電流増幅率はβｐ′として説明する。Ｉ
ｉｎは入力電流、Ｉ　ｏｕｔは出力電流、１１は分割コ
レクタ電流、■２〜１１６は各枝路電流である。１は入
力電流端子、２は出力電流端子、３は基準電圧源端子、
４〜６は共通端子である。Ｒ１，Ｒ２は基準電圧源端子
に接続される抵抗である。

３端子電流ミラー回路ｌｏは、第１および第２のＰＮＰ
トランジスタＱｌ、Ｇ２．第３および第４のＮＰＮトラ
ンジスタＱ３．Ｇ４、第５および第６のＰＮＰトランジ
スタＱ５．Ｇ６と、第１および第２の抵抗Ｒ１、Ｒ２と
から構成される。

抵抗Ｒ１，Ｒ２の一端は、基準電圧源端子３に接続され
、抵抗Ｒ１の他端子、トランジスタＱ１のエミッタおよ
びトランジスタＱ３のコレクタは共通端子５に、抵抗Ｒ
２の他端子、トランジスタＱ２のエミッタおよびトラン
ジスタＱ４のコレクタは共通端子６に接続されている。

また、トランジスタＱ１のコレクタとトランジスタＱ３
のべ一入、トランジスタＱ２のコレクタとトランジスタ
Ｑ４のベースが各々接続され、トランジスタＱ１および
トランジスタＱ２のベース、トランジスタＱ５およびト
ランジスタＱ６のエミッタは共通端子４に接続される。

入力電流端子ｌには、トランジスタＱ３のエミッタ、ト
ランジスタＱ５のベースとコレクタ、およびトランジス
タＱ６のベースが接続され、トランジスタＱ４のエミッ
タとトランジスタＱ６のコレクタは、出力電流端子２に
接続される 各枝路を流れる電流を第１図に示すように定義して、以
下計算により本実施例の電流コピー率Ｋをエミッタ接地
電流増幅率βｐ、βｎ、βｐ′により表す。

各枝路電流■２〜１１６を入力電流Ｉｉｎ、出力電流Ｉ
ｏｕし１分割コレクタ電流ＩＩを用いて表すと（５）〜
（１９）式となる。

Ｉ　２　＝　Ｉｏｕｔ　−Ｉ　１　　　　　　　　　　
　　（５）Ｉ８−Ｉ、、−１１（１１） 共通端子牛における電流側より、 Ｔ　、５＋　Ｔ　１ス＝Ｔ　ＩＰ＋　　　　　　　　　
　　　　　　　　　　　　　　　　ｔつ八）■、α６）
、Ｇ９）式を（２０）式に代入してまた、回路構成から ｌ７−１１５　　（２２）が成立し、００１００式より
Ｇ２１）　、　（２３）式より１１の項を代入・削除す
ると、−（Ｉｏｕｔ−１１ｎ）（／ｐ・βＬ＜１＋／ｎ
＞＋β、（１＋β、）＋／；　＋　１）　　（２４）（
２４）式を整理して電流コピー率Ｋを求めると、となる
。

具体的に数値により表すと、（２５）式よりβｐ＝１０
、βＰ′＝ｌＯ１βｎ＝１００とすると、Ｋ＝１＋２／
１１１２０ ＝１．０Ｏ０１８（２６） とわずか、０．０１８％の誤差となる。

また、上側のＮＰＮトランジスタが動作電源レベル５０
■真において、βｎ＝５０に半減すると仮定して、この
時、各ＰＮＰトランシタの動作電流レベルは１ａ＋Ａ、
前記従来例と同様にβｐ＝１．５、βｐ’＝＋１，５と
考えて、（２５）式により電流コピー率Ｋを求めると、 Ｋ＝１＋２／１９２．７５＝１．０１　　　（２７）と
なり、１％の誤差の電流コピーが期待できる。

このようにして、本実施例によれば、広い電流動作領域
において高精度の電流コピーを行うことが可能となる。

第２図は１本発明の第２実施例を示す電流ミラー回路の
部分構成図を示したもので、第１図と同じ記号は同一の
ものである。第１図との違いはＰＮＰトランジスタＱ５
．Ｑ６を、分流比１：１の分割コレクタＣ１，Ｃ２を有
するＰＮＰトランジスタＱ７に置き換えた点である。

第１図におけるトランジスタＱ５のコレクタがトランジ
スタＱ７の分割コレクタＣ１に対応し、トランジスタＱ
６のコレクタがトランジスタＱ７の分割コレクタ０２に
対応している。第２図の回路においても前記第１実施例
と同様の特性を示す。

ここで、第２図の動作は第１図と同じなので動作説明を
省略する。

第３図は１本発明の第３実施例を示したものでＮＰＮト
ランジスタ・エミッタ接地電流増幅率βｎの製造的なバ
ラツキによるＰＮＰトランジスタ動作電流の変動の抑制
、あるいは、ベースコレクタ接続（高インピーダンス接
続）による発振の抑制等のため、ＮＰＮトランジスタＱ
３．Ｑ４のベース・エミッタ間に等しい抵抗Ｒ３，Ｒ４
を挿入したものである。他は第１図と同じである。本回
路構成によっても、（２５）式で示される電流コピー率
と同程度の電流コピー率が期待できる。第２図の第２実
施例と特性的に異なる点は、ＰＮＰトランジスタＱｌ、
Ｑ２の動作電流にそれぞれＶＢＩＥ３／Ｒ３＋　ＶＢ　
Ｒ４／Ｒ４（Ｖａ　Ｒ３１ＶＢ　Ｒ４４ｔ。

それぞれトランジスタＱ３．Ｑ４のベース・エミッタ間
電圧）の固定バイアス分が加わるために、総合的な電流
ミラー回路の使用電流領域が狭くなる点である。

以上、示した実施例は、すべて電流コピー率（入出力電
流比）Ｋが設計目標１の場合に限定して説明したが、Ｋ
が１以外の電流ミラー回路に関しても、定数の選択によ
り同一構成にて実現できることは明らかである。

例えば、第１図の回路において、設計目標に＝２　（Ｉ
ｏｕｔ＝　２　Ｘ　ｌ１ｎ）の場合には、（１）抵抗Ｒ
１を抵抗Ｒ２の２倍とする、（ｉ＋）トランジスタＱ２
のエミッタ面積をトランジスタＱ１のエミッタ面積の２
倍とする。および、（ｉｉｌ）トランジスタＱ６のエミ
ッタ面積をトランジスタＱ５のエミッタ面積の２倍とす
ることにより実現できる（さらに、トランジスタＱ４の
エミッタ面積をトランジスタＱ３のエミッタ面積の２倍
として、エミッタ接地電流増幅率の大電流低下点を一致
させておくことが望ましい）。

〔発明の効果〕

以上説明したように、本発明によれば、従来の回路に比
較して、回路規模をあまり大きくすることなく、より広
範囲の電流動作レベルに安定して使用でき、かつ、高精
度の電流コピーを行う電流ミラー回路を実現できる。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示す電流ミラー回路の
構成図、第２図は本発明の第２実施例を示す電流ミラー
回路の部分構成図、第３図は本発明の第３実施例を示す
電流ミラー回路の部分構成図。 第４図は従来の電流ミラー回路の構成図である。 ｌ二人力電流端子、２：出力電流端子、３：基準源電圧
端子、４〜６は共通端子、Ｑｌ、Ｑ２：特性の等しいＰ
ＮＰトランジスタ、Ｑ３．Ｑ４　：特性の等しいＮＰＮ
トランジスタ、Ｑ５．Ｑ６　：特性の等しいＰＮＰトラ
ンジスタ、Ｑｌ：分割コレクタを有するＰＮＰトランジ
スタ、Ｉ　ｉｎ　：入力電流、Ｉ　ｏｕｔ　：出力電流
、ｌＯ：電流ミラー回路。 第　　　１　　　図 第　　　２　　　図

Claims (1)

【特許請求の範囲】
1. （１）複数のＰＮＰトランジスタと、入力端子と出力端
   子間の電流コピーの補正を行う素子を有する出力電流ソ
   ース形電流ミラー回路において、ＮＰＮトランジスタと
   ＰＮＰトランジスタを組合せて等価的に高いエミッタ接
   地電流増幅率を持つＰＮＰトランジスタ素子として動作
   させ、電流コピーを行うＮＰＮ・ＰＮＰ複合トランジス
   タ、および該電流コピーにより生じた誤差電流を上記入
   力端子と出力端子に分流させるＰＮＰトランジスタを有
   することを特徴とする電流ミラー回路。