JPH1074232A - バイポーラ・マルチプライヤ - Google Patents
バイポーラ・マルチプライヤInfo
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- JPH1074232A JPH1074232A JP24891896A JP24891896A JPH1074232A JP H1074232 A JPH1074232 A JP H1074232A JP 24891896 A JP24891896 A JP 24891896A JP 24891896 A JP24891896 A JP 24891896A JP H1074232 A JPH1074232 A JP H1074232A
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- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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Abstract
(57)【要約】
【課題】半導体集積回路上に形成して好適な、周波数特
性に優れ、低電圧動作可能なバイポーラ４象限アナログ
マルチプライヤの提供。 【解決手段】第１と第２の差動対の出力が互いに逆接続
されてなる交叉接続差動対と、定電流源をそれぞれの負
荷とする第３の差動対から構成され、第３の差動対の出
力のそれぞれの定電流源からの電流が前記第１と第２の
差動対のそれぞれの定電流源に流し込まれてなる。
性に優れ、低電圧動作可能なバイポーラ４象限アナログ
マルチプライヤの提供。 【解決手段】第１と第２の差動対の出力が互いに逆接続
されてなる交叉接続差動対と、定電流源をそれぞれの負
荷とする第３の差動対から構成され、第３の差動対の出
力のそれぞれの定電流源からの電流が前記第１と第２の
差動対のそれぞれの定電流源に流し込まれてなる。
Description
【０００１】
【発明の属する技術分野】本発明は２つのアナログ信号
を乗算するマルチプライヤに関し、特にバイポーラ半導
体集積回路上に構成して好適な、線形化された完全な４
象限マルチプライヤに関する。
を乗算するマルチプライヤに関し、特にバイポーラ半導
体集積回路上に構成して好適な、線形化された完全な４
象限マルチプライヤに関する。
【０００２】
【従来の技術】この種のバイポーラ・フォールデッド・
マルチプライヤの従来技術としては、例えば特開平５−
４６７９２号公報の記載が参照される。
マルチプライヤの従来技術としては、例えば特開平５−
４６７９２号公報の記載が参照される。
【０００３】はじめに、バイポーラトランジスタ・モデ
ルについて説明する。
ルについて説明する。
【０００４】トランジスタのコレクタ電流とベース−エ
ミッタ間電圧の関係は指数則に従うものとすれば、次式
（１）で示される。
ミッタ間電圧の関係は指数則に従うものとすれば、次式
（１）で示される。
【０００５】
【数１】
【０００６】ここで、ＩSは飽和電流、ＶTは熱電圧であ
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
【０００７】上式（１）において、ベース−エミッタ間
電圧ＶBE1が６００ｍＶ前後のトランジスタが通常動作
時には、指数部ｅｘｐ（ＶBE1／ＶT）は１０乗程度の値
になり、「−１」は無視できる。したがって、トランジ
スタのコレクタ電流とベース−エミッタ間電圧の関係
は、次式（２）で与えられる。
電圧ＶBE1が６００ｍＶ前後のトランジスタが通常動作
時には、指数部ｅｘｐ（ＶBE1／ＶT）は１０乗程度の値
になり、「−１」は無視できる。したがって、トランジ
スタのコレクタ電流とベース−エミッタ間電圧の関係
は、次式（２）で与えられる。
【０００８】
【数２】
【０００９】図２を参照して、従来のバイポーラ・フォ
ールデッド・マルチプライヤの動作を以下に説明する。
図２を参照すると、エミッタが共通接続されて定電流源
Ｉ0に接続され、ベース間に第１の入力信号電圧Ｖxを入
力とするｎｐｎ型差動対トランジスタＱ１、Ｑ２と、エ
ミッタが共通接続されて定電流源Ｉ0に接続され、ベー
ス間に第１の入力信号電圧Ｖxを入力とするｎｐｎ型差
動対トランジスタＱ４、Ｑ３と、エミッタが共通接続さ
れて定電流源Ｉ0に接続され、コレクタがそれぞれ差動
対トランジスタＱ１、Ｑ２、及びＱ３、Ｑ４の共通エミ
ッタに接続され、ベース間に第１の入力信号電圧Ｖyを
入力とするｐｎｐ型差動対トランジスタＱ５、Ｑ６と、
を備え、トランジスタＱ１、Ｑ３のコレクタは共通接続
（交叉接続）され負荷抵抗ＲＬを介して電源Ｖccに接続
され、またトランジスタＱ２、Ｑ４のコレクタが共通接
続（交叉接続）され負荷抵抗ＲＬを介して電源Ｖccに接
続されている。
ールデッド・マルチプライヤの動作を以下に説明する。
図２を参照すると、エミッタが共通接続されて定電流源
Ｉ0に接続され、ベース間に第１の入力信号電圧Ｖxを入
力とするｎｐｎ型差動対トランジスタＱ１、Ｑ２と、エ
ミッタが共通接続されて定電流源Ｉ0に接続され、ベー
ス間に第１の入力信号電圧Ｖxを入力とするｎｐｎ型差
動対トランジスタＱ４、Ｑ３と、エミッタが共通接続さ
れて定電流源Ｉ0に接続され、コレクタがそれぞれ差動
対トランジスタＱ１、Ｑ２、及びＱ３、Ｑ４の共通エミ
ッタに接続され、ベース間に第１の入力信号電圧Ｖyを
入力とするｐｎｐ型差動対トランジスタＱ５、Ｑ６と、
を備え、トランジスタＱ１、Ｑ３のコレクタは共通接続
（交叉接続）され負荷抵抗ＲＬを介して電源Ｖccに接続
され、またトランジスタＱ２、Ｑ４のコレクタが共通接
続（交叉接続）され負荷抵抗ＲＬを介して電源Ｖccに接
続されている。
【００１０】交叉接続差動対Ｑ１、Ｑ２、及びＱ３、Ｑ
４の差動出力電流はΔＩは、次式（３）で与えられる。
４の差動出力電流はΔＩは、次式（３）で与えられる。
【００１１】
【数３】
【００１２】ここで、トランジスタＱ５、Ｑ６のコレク
タ電流ＩC5、ＩC6は、それぞれ次式（４）、（５）で与
えられる。
タ電流ＩC5、ＩC6は、それぞれ次式（４）、（５）で与
えられる。
【００１３】
【数４】
【００１４】上式（３）の差動出力電流ΔＩは、次式
（６）と表わされ、ギルバートセルと同一の伝達関数が
得られる。すなわち、バイポーラ４象限アナログ・マル
チプライヤが得られる。
（６）と表わされ、ギルバートセルと同一の伝達関数が
得られる。すなわち、バイポーラ４象限アナログ・マル
チプライヤが得られる。
【００１５】
【数５】
【００１６】
【発明が解決しようとする課題】アナログ信号処理にお
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックであり、近時、特に、低電圧動作の要
求が高まってきている。
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックであり、近時、特に、低電圧動作の要
求が高まってきている。
【００１７】ところで、図２に示した従来のフォールデ
ッド・ギルバート・セルにおいては、ｐｎｐ型トランジ
スタに信号を通すために、ｐｎｐ型トランジスタの周波
数特性により、マルチプライヤの周波数特性が制限さ
れ、高周波特性は期待できなかった。
ッド・ギルバート・セルにおいては、ｐｎｐ型トランジ
スタに信号を通すために、ｐｎｐ型トランジスタの周波
数特性により、マルチプライヤの周波数特性が制限さ
れ、高周波特性は期待できなかった。
【００１８】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、アナログ信号処理
においては、とりわけ重要なマルチプライヤを、高周波
特性を犠牲にすることなく、低電圧動作を可能にするバ
イポーラ・マルチプライヤを提供することにある。
なされたものであって、その目的は、アナログ信号処理
においては、とりわけ重要なマルチプライヤを、高周波
特性を犠牲にすることなく、低電圧動作を可能にするバ
イポーラ・マルチプライヤを提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のバイポーラ・マルチプライヤは、第１と第
２の差動対の出力が互いに逆接続されてなる交叉接続差
動対と、定電流源をそれぞれの負荷とする第３の差動対
から構成され、第３の差動対の出力に接続されたそれぞ
れの前記定電流源からの電流が前記第１と第２の差動対
のそれぞれの定電流源に流し込まれてなることを特徴と
する。
め、本発明のバイポーラ・マルチプライヤは、第１と第
２の差動対の出力が互いに逆接続されてなる交叉接続差
動対と、定電流源をそれぞれの負荷とする第３の差動対
から構成され、第３の差動対の出力に接続されたそれぞ
れの前記定電流源からの電流が前記第１と第２の差動対
のそれぞれの定電流源に流し込まれてなることを特徴と
する。
【００２０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、エミッタが共通接続されて第１の定電流源に接続さ
れベース間に第１の入力信号電圧（図１のＶx）が入力
されてなるｎｐｎ型の第１の差動対トランジスタ（図１
のＱ１、Ｑ２）と、エミッタが共通接続されて第２の定
電流源に接続されベース間に第１の入力信号電圧（図１
のＶx）が入力されてなるｎｐｎ型の第２の差動対トラ
ンジスタ（図１のＱ４、Ｑ３）を備え、第１及び第２の
差動対トランジスタのコレクタがそれぞれ交叉接続され
て負荷素子（図１のＲＬ）を介して電源端子（図１のＶ
cc）に接続される。さらに、本発明の実施の形態におい
ては、エミッタが共通接続されて第３の定電流源に接続
されベース間に第２の入力信号電圧（図１のＶy）が入
力され、コレクタが第４、第５の定電流源（図１の
Ｉ0）に接続されてなる第３の差動対トランジスタ（図
１のＱ５、Ｑ６）を備え、第３の差動対トランジスタの
出力と第４、第５の定電流源の接続点から、第１、第２
の差動対トランジスタ（図１のＱ１、Ｑ２、及びＱ３、
Ｑ４）のエミッタ共通接続点に電流（図１のＩ1、Ｉ2参
照）がそれぞれ流し込まれる。
に説明する。本発明は、その好ましい実施の形態におい
て、エミッタが共通接続されて第１の定電流源に接続さ
れベース間に第１の入力信号電圧（図１のＶx）が入力
されてなるｎｐｎ型の第１の差動対トランジスタ（図１
のＱ１、Ｑ２）と、エミッタが共通接続されて第２の定
電流源に接続されベース間に第１の入力信号電圧（図１
のＶx）が入力されてなるｎｐｎ型の第２の差動対トラ
ンジスタ（図１のＱ４、Ｑ３）を備え、第１及び第２の
差動対トランジスタのコレクタがそれぞれ交叉接続され
て負荷素子（図１のＲＬ）を介して電源端子（図１のＶ
cc）に接続される。さらに、本発明の実施の形態におい
ては、エミッタが共通接続されて第３の定電流源に接続
されベース間に第２の入力信号電圧（図１のＶy）が入
力され、コレクタが第４、第５の定電流源（図１の
Ｉ0）に接続されてなる第３の差動対トランジスタ（図
１のＱ５、Ｑ６）を備え、第３の差動対トランジスタの
出力と第４、第５の定電流源の接続点から、第１、第２
の差動対トランジスタ（図１のＱ１、Ｑ２、及びＱ３、
Ｑ４）のエミッタ共通接続点に電流（図１のＩ1、Ｉ2参
照）がそれぞれ流し込まれる。
【００２１】本発明に係るバイポーラ・マルチプライヤ
においては、差動対トランジスタＱ５、Ｑ６の負荷を定
電流源とすることで、逆相電流を出力することができ、
交叉接続差動対の２つの定電流源に、この差動出力電流
を流し込むことで、交叉接続差動対の駆動電流を、第３
の差動対の出力電流と等しくすることができ、このため
ギルバート・セルと等価なマルチプライヤが実現でき
る。
においては、差動対トランジスタＱ５、Ｑ６の負荷を定
電流源とすることで、逆相電流を出力することができ、
交叉接続差動対の２つの定電流源に、この差動出力電流
を流し込むことで、交叉接続差動対の駆動電流を、第３
の差動対の出力電流と等しくすることができ、このため
ギルバート・セルと等価なマルチプライヤが実現でき
る。
【００２２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００２３】図１は、本発明の一実施例に係るバイポー
ラマルチプライヤの回路構成を示す図である。図１を参
照すると、本実施例は、第１の入力信号電圧（Ｖx）が
印加される交叉接続差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４
と、第２の入力信号電圧（Ｖy）が入力される差動対Ｑ
５、Ｑ６と、から構成される。
ラマルチプライヤの回路構成を示す図である。図１を参
照すると、本実施例は、第１の入力信号電圧（Ｖx）が
印加される交叉接続差動対Ｑ１、Ｑ２、及びＱ３、Ｑ４
と、第２の入力信号電圧（Ｖy）が入力される差動対Ｑ
５、Ｑ６と、から構成される。
【００２４】交叉接続差動対の差動出力電流はΔＩ（ト
ランジスタＱ１、Ｑ３の接続点とトランジスタＱ２、Ｑ
４の接続点にそれぞれ流れる電流の差電流）は、次式
（７）で与えられる。
ランジスタＱ１、Ｑ３の接続点とトランジスタＱ２、Ｑ
４の接続点にそれぞれ流れる電流の差電流）は、次式
（７）で与えられる。
【００２５】
【数６】
【００２６】ここで、電流Ｉ1、Ｉ2は、それぞれ次式
（８）、（９）で表される。
（８）、（９）で表される。
【００２７】
【数７】
【００２８】したがって、上式（７）の差動出力電流Δ
Ｉは、次式（１０）と表され、ギルバートセルと同一の
伝達関数が得られる。
Ｉは、次式（１０）と表され、ギルバートセルと同一の
伝達関数が得られる。
【００２９】
【数８】
【００３０】すなわち、バイポーラ４象限アナログ・マ
ルチプライヤが得られる。なお、図１のＶLSは、レベル
シフトに用いている。
ルチプライヤが得られる。なお、図１のＶLSは、レベル
シフトに用いている。
【００３１】図１から直ちにわかるように、本実施例に
おいては、信号パスにｐｎｐトランジスタを用いていな
いので、周波数特性の劣化が抑えられるという作用効果
を有する。また、本実施例においては、例えば１Ｖ程度
の低電圧でも動作可能なマルチプライヤが実現すること
ができる。その理由は、定電流源で電流を折り返してい
る、ことによる。
おいては、信号パスにｐｎｐトランジスタを用いていな
いので、周波数特性の劣化が抑えられるという作用効果
を有する。また、本実施例においては、例えば１Ｖ程度
の低電圧でも動作可能なマルチプライヤが実現すること
ができる。その理由は、定電流源で電流を折り返してい
る、ことによる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００３３】（１）本発明の第１の効果は、周波数特性
の優れた４象限マルチプライヤを実現できる、というこ
とである。その理由は、本発明においては、信号パスに
ｐｎｐトランジスタを用いていないからである。
の優れた４象限マルチプライヤを実現できる、というこ
とである。その理由は、本発明においては、信号パスに
ｐｎｐトランジスタを用いていないからである。
【００３４】（２）本発明の第２の効果は、例えば１Ｖ
程度の低電圧でも動作可能なマルチプライヤが実現でき
るということである。その理由は、定電流源で電流を折
り返している、ことによる。
程度の低電圧でも動作可能なマルチプライヤが実現でき
るということである。その理由は、定電流源で電流を折
り返している、ことによる。
【図１】本発明の一実施例に係るバイポーラ・マルチプ
ライヤの構成を示す図である。
ライヤの構成を示す図である。
【図２】従来の４象限マルチプライヤの回路構成を示す
図である。
図である。
Ｉ0 定電流源 Ｑ１〜Ｑ６ バイポーラトランジスタ ＲＬ 負荷抵抗 ＶLS レベルシフト用電源
Claims (3)
- 【請求項１】第１と第２の差動対の出力が互いに逆接続
されてなる交叉接続差動対と、 定電流源をそれぞれの負荷とする第３の差動対と、 を備え、 前記第３の差動対の出力に接続されたそれぞれの前記定
電流源からの電流が前記第１と第２の差動対のそれぞれ
の定電流源に流し込まれるように構成されてなることを
特徴とするバイポーラ・マルチプライヤ。 - 【請求項２】エミッタが共通接続されてそれぞれ第１、
及び第２の定電流源に接続されベース間に第１の入力信
号電圧が入力されてなる第１導電型の第１、及び第２の
差動対トランジスタを備え、 前記第１及び第２の差動対トランジスタのコレクタがそ
れぞれ交叉接続されその接続点がそれぞれ負荷素子を介
して電源端子に接続され、 エミッタが共通接続されて第３の定電流源に接続されベ
ース間に第２の入力信号電圧が入力され、コレクタが第
４、第５の定電流源に接続されてなる第１導電型の第３
の差動対トランジスタを備え、 前記第４、第５の定電流源側から、前記第１、第２の差
動対トランジスタの共通エミッタにそれぞれ電流が流し
込まれる、ように構成されてなることを特徴とするバイ
ポーラ・マルチプライヤ。 - 【請求項３】前記第３の差動対トランジスタの出力が、
前記第１、第２の差動対トランジスタの共通エミッタに
レベルシフト電源を介して接続されたことを特徴とする
請求項２記載のバイポーラ・マルチプライヤ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24891896A JP2956609B2 (ja) | 1996-08-30 | 1996-08-30 | バイポーラ・マルチプライヤ |
| GB9718459A GB2316785B (en) | 1996-08-30 | 1997-08-29 | Multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24891896A JP2956609B2 (ja) | 1996-08-30 | 1996-08-30 | バイポーラ・マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074232A true JPH1074232A (ja) | 1998-03-17 |
| JP2956609B2 JP2956609B2 (ja) | 1999-10-04 |
Family
ID=17185366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24891896A Expired - Fee Related JP2956609B2 (ja) | 1996-08-30 | 1996-08-30 | バイポーラ・マルチプライヤ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2956609B2 (ja) |
| GB (1) | GB2316785B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303561C (zh) * | 2004-06-30 | 2007-03-07 | 威盛电子股份有限公司 | 线性乘法器电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1715579B1 (en) | 2005-04-19 | 2010-03-10 | Alcatel Lucent | Analogue multiplier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130204A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 掛算回路 |
| US5587682A (en) * | 1995-03-30 | 1996-12-24 | Sgs-Thomson Microelectronics S.R.L. | Four-quadrant biCMOS analog multiplier |
-
1996
- 1996-08-30 JP JP24891896A patent/JP2956609B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-29 GB GB9718459A patent/GB2316785B/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303561C (zh) * | 2004-06-30 | 2007-03-07 | 威盛电子股份有限公司 | 线性乘法器电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956609B2 (ja) | 1999-10-04 |
| GB2316785A (en) | 1998-03-04 |
| GB9718459D0 (en) | 1997-11-05 |
| GB2316785B (en) | 2000-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |
|
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