JPS61147361A - 信号変換転送チヤネル制御装置 - Google Patents
信号変換転送チヤネル制御装置Info
- Publication number
- JPS61147361A JPS61147361A JP26836584A JP26836584A JPS61147361A JP S61147361 A JPS61147361 A JP S61147361A JP 26836584 A JP26836584 A JP 26836584A JP 26836584 A JP26836584 A JP 26836584A JP S61147361 A JPS61147361 A JP S61147361A
- Authority
- JP
- Japan
- Prior art keywords
- length data
- transfer
- conversion
- address
- fold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、単長データの配列に従い、Ｎ倍長データへの
変換処理を行う転送方式に係シ、４ＩｉｉＦＶｃ。
変換処理を行う転送方式に係シ、４ＩｉｉＦＶｃ。
制御信号変換切替回路を設置することに依シ、Ｎ倍長デ
ータの格納時間を短縮し、同一処理にて、数倍長変換格
納するに好適な信号変換転送チャネル制御装置に関する
。
ータの格納時間を短縮し、同一処理にて、数倍長変換格
納するに好適な信号変換転送チャネル制御装置に関する
。
〔発明の背景］
従来の装置に於ける、短長データのＮ倍長データへの変
換は、ソフトウェア処理にて、第２図に示す様に、ＰＣ
ＭＡ方式及びＤＭＡ方式にて行なっていた。
換は、ソフトウェア処理にて、第２図に示す様に、ＰＣ
ＭＡ方式及びＤＭＡ方式にて行なっていた。
従来のＰＣＭＡ方式を説明すると、単長データ格納エリ
ア（ＳＴＩ）の情報を、Ｎ倍長格納エリア（ＳＴ２．８
Ｔ３）に切替選択しながらマイクロプロセッサ（以下Ｍ
Ｐ Ｕ ） Ｋて順次格納するものであった。
ア（ＳＴＩ）の情報を、Ｎ倍長格納エリア（ＳＴ２．８
Ｔ３）に切替選択しながらマイクロプロセッサ（以下Ｍ
Ｐ Ｕ ） Ｋて順次格納するものであった。
又、従来のＤＭＡ方式は、ＤＭＡコントローラの送出す
るカウンターアドレスが連続である為に、ＭＰＵにて、
単長データ格納情報をＮ倍長情報毎に一旦編集し、ＤＭ
Ａコントローラにて転送処理を行なうものであった。
るカウンターアドレスが連続である為に、ＭＰＵにて、
単長データ格納情報をＮ倍長情報毎に一旦編集し、ＤＭ
Ａコントローラにて転送処理を行なうものであった。
しかし、Ｎ倍長データ格納エリア（８Ｔ ２゜８Ｔ３）
の切替管理、及びＮ倍長変換時間を短縮する点について
は、配慮されておらず、高速データ変換転送処理を行う
為には、転送処理、切替管理を行う高速ＭＰσ及びＤＭ
Ａコントローラが必要となシシステム価格の増大を招く
結果となっていた。
の切替管理、及びＮ倍長変換時間を短縮する点について
は、配慮されておらず、高速データ変換転送処理を行う
為には、転送処理、切替管理を行う高速ＭＰσ及びＤＭ
Ａコントローラが必要となシシステム価格の増大を招く
結果となっていた。
本発明に近い公知例としては特公昭５７−１１０４８号
公報がある。
公報がある。
本発明は、単長データからＮ倍長データへの変換転送処
理を、変換転送切替制御回路を設置することに依り、ソ
フトウェアの変換逃理時間等を削減し、高速で安価な、
Ｎ倍長データ変換転送を可能にする信号変換転送チャネ
ル制御装置を提供することにある。
理を、変換転送切替制御回路を設置することに依り、ソ
フトウェアの変換逃理時間等を削減し、高速で安価な、
Ｎ倍長データ変換転送を可能にする信号変換転送チャネ
ル制御装置を提供することにある。
本発明は、単長データをＮ倍長データに変換し格納する
処理に於て、Ｎ倍長データ格納エリアの切替管理をソフ
トウェアに依るものではなく、制御信号に同期して切替
える変換転送切替制御回路及びアドレス保持回路を付加
するととく依）、単長データのＮ倍長データへの変換を
、変換語数のみに依存し、従来方式に比較し、高速転送
を可能くしたものである。
処理に於て、Ｎ倍長データ格納エリアの切替管理をソフ
トウェアに依るものではなく、制御信号に同期して切替
える変換転送切替制御回路及びアドレス保持回路を付加
するととく依）、単長データのＮ倍長データへの変換を
、変換語数のみに依存し、従来方式に比較し、高速転送
を可能くしたものである。
第３図に従来の制御回路例を示す。
従来のＭＰＵ処理に於ては、単長データ格納部４よシ、
単長データを取込み、Ｎ倍長データ格納エリア切替回路
６はＦ／Ｆ １６の条件でＮ倍長データ格納エリア７又
は８を選択する。例えば、Ｆ／Ｆ ｌ ６人にて、切換
回路６を動作させ単長データをＮ倍長データ格納エリア
７に転送し、再度切替回路６の選択条件をクリアし、次
に、単長データ格納部４よ〕Ｎ倍長データの次の情報を
取込み、Ｆ／Ｆ １６ＢＫて切替回路６を設定し、Ｎ
倍長データ格納エリア８に転送し、切替回路６をクリア
し順次繰返し処理する。ここで、１はマイクロプロセッ
サ、２はダイレクトメモリコントローラ、３は単長デー
タアドレスバス、５は単長／倍長アドレス切替回路、９
は単長データバス、１０は倍長データシステムバス、１
１はアドレスデコーダ、１３はプロセッサ制御出力信号
、１５はＮ倍長システムＩ１０．１７はマイクロプロセ
ッサを示す。
単長データを取込み、Ｎ倍長データ格納エリア切替回路
６はＦ／Ｆ １６の条件でＮ倍長データ格納エリア７又
は８を選択する。例えば、Ｆ／Ｆ ｌ ６人にて、切換
回路６を動作させ単長データをＮ倍長データ格納エリア
７に転送し、再度切替回路６の選択条件をクリアし、次
に、単長データ格納部４よ〕Ｎ倍長データの次の情報を
取込み、Ｆ／Ｆ １６ＢＫて切替回路６を設定し、Ｎ
倍長データ格納エリア８に転送し、切替回路６をクリア
し順次繰返し処理する。ここで、１はマイクロプロセッ
サ、２はダイレクトメモリコントローラ、３は単長デー
タアドレスバス、５は単長／倍長アドレス切替回路、９
は単長データバス、１０は倍長データシステムバス、１
１はアドレスデコーダ、１３はプロセッサ制御出力信号
、１５はＮ倍長システムＩ１０．１７はマイクロプロセ
ッサを示す。
従来のＤＭ人処理に於いては、ＤＭＡコントローラ２が
連続カウンターアドレスを発生する為に、ＭＰＵＩＫ依
〕、単長データをＮ倍長データのブロック順に再編集し
、Ｆ／Ｆ１６の条件による切替回路６にてＮ倍長格納デ
ータ部を選択し、単長データの再編集ブロック毎にＤＭ
Ａ転送処理を行なっていた。
連続カウンターアドレスを発生する為に、ＭＰＵＩＫ依
〕、単長データをＮ倍長データのブロック順に再編集し
、Ｆ／Ｆ１６の条件による切替回路６にてＮ倍長格納デ
ータ部を選択し、単長データの再編集ブロック毎にＤＭ
Ａ転送処理を行なっていた。
次に本発明の一実施例を第１図に示す。
Ｆ／Ｆ１６のかわ）に、変換転送切替制御回路１２を付
加し、Ｎ倍長データ格納エリアのアドレスを切替回路６
の切替終了信号に同期し次のアドレスをカウントアツプ
し保持するアドレス保持回路１４を付加するととくより
、ＭＰＵ処理の場合は、単長データ格納エリア４からの
情報をＭＰＵＩに取込みＮ倍長データ格納エリアを変換
転送切替制御回路１２．切替回路６にて選択する。この
ことによシ、まずＮ倍長データ格納エリア７へ送出され
る制御信号がアクティブとナシ、アドレス保持回路１４
にアドレスが保持され、まずＮ倍長データ格納エリア７
へ最初の単長データが格納される０次の単長データ情報
をＮ倍長データ格納エリアへ転送する場合は、変換転送
切替制御回路１２が、２番目の情報を送出する信号１３
と同期して、切替回路６を動作させＮ倍長データ格納部
８を選択し格納する。
加し、Ｎ倍長データ格納エリアのアドレスを切替回路６
の切替終了信号に同期し次のアドレスをカウントアツプ
し保持するアドレス保持回路１４を付加するととくより
、ＭＰＵ処理の場合は、単長データ格納エリア４からの
情報をＭＰＵＩに取込みＮ倍長データ格納エリアを変換
転送切替制御回路１２．切替回路６にて選択する。この
ことによシ、まずＮ倍長データ格納エリア７へ送出され
る制御信号がアクティブとナシ、アドレス保持回路１４
にアドレスが保持され、まずＮ倍長データ格納エリア７
へ最初の単長データが格納される０次の単長データ情報
をＮ倍長データ格納エリアへ転送する場合は、変換転送
切替制御回路１２が、２番目の情報を送出する信号１３
と同期して、切替回路６を動作させＮ倍長データ格納部
８を選択し格納する。
Ｎ倍長データ転送カウントが例えば２の場合では、２回
の単長データ転送時点にて、変換転送切替制御回路１２
のＮ倍長データ格納エリア選択信号を−１クリアし次の
同期信号１３が来るのを待ち、アドレス保持回路１４も
、例えば最詞のアドレスが人ＤＤＲとすると次のアドレ
スＡＤＤＲ＋ＩＫアドレスを変化させる。
の単長データ転送時点にて、変換転送切替制御回路１２
のＮ倍長データ格納エリア選択信号を−１クリアし次の
同期信号１３が来るのを待ち、アドレス保持回路１４も
、例えば最詞のアドレスが人ＤＤＲとすると次のアドレ
スＡＤＤＲ＋ＩＫアドレスを変化させる。
ＤＭ人方式では、切替回路６とアドレス保持回路１４に
て、ＤＭＡＣよシ発生する連続アドレスを指定Ｎ倍長の
間、変換転送切替制御回路１２の制御にてアドレス保持
回路１４は最初のアドレスを保持している為、又、切替
回路６が制御出力信号１３に同期して、Ｎ倍長格納エリ
アが切替る為、Ｎ倍長データ格納’ｘ ＩＪア７，８に
順にアドレスの空が無く格納される。
て、ＤＭＡＣよシ発生する連続アドレスを指定Ｎ倍長の
間、変換転送切替制御回路１２の制御にてアドレス保持
回路１４は最初のアドレスを保持している為、又、切替
回路６が制御出力信号１３に同期して、Ｎ倍長格納エリ
アが切替る為、Ｎ倍長データ格納’ｘ ＩＪア７，８に
順にアドレスの空が無く格納される。
従って、Ｎ倍長システムバス側からは、Ｎ倍長データが
１、連続したアドレスで読出し、書込が可能となる。
１、連続したアドレスで読出し、書込が可能となる。
第４図に、従来のＰＣＭＡ方式及びＤＭＡ方式の単長バ
ス３の占有時間の関係図を、本発明と比較して示す。
ス３の占有時間の関係図を、本発明と比較して示す。
本発明に依れば、単長バス３の占有時間は、同−Ｎ倍長
データ数に対して、ｌ／３以下におさえることが可能で
おる。又、ソフトウェアに依る切替管理も不要となる。
データ数に対して、ｌ／３以下におさえることが可能で
おる。又、ソフトウェアに依る切替管理も不要となる。
第５図に１従来のＰＣＭＡ方式、ＤＭＡ方式と、本発明
のＰＣＭＡ方式、ＤＭＡ方式の短長データ、Ｎ倍長デー
タ変換転送語数と、短長バス３の占有時間の関係を示す
。
のＰＣＭＡ方式、ＤＭＡ方式の短長データ、Ｎ倍長デー
タ変換転送語数と、短長バス３の占有時間の関係を示す
。
従来のＰＣＭＡ方式の５０単長デ一タ変換転送時間を１
とすれば、本発明のＰＣＭＡ方式では、約１／２以下に
、ＤＭＡ方式では、約１／８位までに短縮することが可
能となる。
とすれば、本発明のＰＣＭＡ方式では、約１／２以下に
、ＤＭＡ方式では、約１／８位までに短縮することが可
能となる。
又、Ｎ倍長への切替は、切替回路６にカウンターが自薦
しておプ、出力の選定にて自由ＫＮ倍長が可能となって
いる。
しておプ、出力の選定にて自由ＫＮ倍長が可能となって
いる。
本発明に依れば、単長データをＮ倍長データに変換転送
する処理時間は、データ変換処理が全く不要な為、従来
のＰＣＭＡ方式に比べ、本発明のＰＣＭＡ方式は、ｌ／
２以下に、ＤＭＡ方式は、ｌ／８以下に短縮することが
可能で６！０、Ｎ倍長変換転送を高速かつ安価にするこ
とが可能となる。
する処理時間は、データ変換処理が全く不要な為、従来
のＰＣＭＡ方式に比べ、本発明のＰＣＭＡ方式は、ｌ／
２以下に、ＤＭＡ方式は、ｌ／８以下に短縮することが
可能で６！０、Ｎ倍長変換転送を高速かつ安価にするこ
とが可能となる。
Ｋ１図、本発明の一実施例を示すブロック図、第２図は
、従来のＰＣＭＡ方式、ＤＭＡ方式の変換転送データの
流れ図、ｌ／ｃ３図は、従来方式のブロック図、第４図
は、従来のＰＣＭＡ方式、ＤＭＡ方式と本発明のバス動
作図、第５図は、本発明を利用した場合の従来方式との
変換転送数と処理時間を示す図である。 ｌ・・・マイクロプロセッサ、２・・・ダイレクトメモ
リコントローラ、６・・・切替回路、１２・・・変換転
送切アＦＬスｇ８反７Ｒシｔ １１ＤＤ Ｄ ４１ ０ ＋
４ＤＩ？４第 ５ 囚
、従来のＰＣＭＡ方式、ＤＭＡ方式の変換転送データの
流れ図、ｌ／ｃ３図は、従来方式のブロック図、第４図
は、従来のＰＣＭＡ方式、ＤＭＡ方式と本発明のバス動
作図、第５図は、本発明を利用した場合の従来方式との
変換転送数と処理時間を示す図である。 ｌ・・・マイクロプロセッサ、２・・・ダイレクトメモ
リコントローラ、６・・・切替回路、１２・・・変換転
送切アＦＬスｇ８反７Ｒシｔ １１ＤＤ Ｄ ４１ ０ ＋
４ＤＩ？４第 ５ 囚
Claims (1)
- １、中央処理装置とダイレクトメモリアクセスチャネル
を有する計算制御システムに於いて単長データをＮ倍長
データにデータ変換転送する為に、制御信号を制御する
変換転送切替制御回路及びにアドレス保持回路を設けた
ことを特徴とする信号変換転送チャネル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26836584A JPS61147361A (ja) | 1984-12-21 | 1984-12-21 | 信号変換転送チヤネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26836584A JPS61147361A (ja) | 1984-12-21 | 1984-12-21 | 信号変換転送チヤネル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147361A true JPS61147361A (ja) | 1986-07-05 |
Family
ID=17457499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26836584A Pending JPS61147361A (ja) | 1984-12-21 | 1984-12-21 | 信号変換転送チヤネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147361A (ja) |
-
1984
- 1984-12-21 JP JP26836584A patent/JPS61147361A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03188546A (ja) | バスインターフェイス制御方式 | |
| US5635983A (en) | Electronic still camera system and auxiliary unit containing control program | |
| JPS58176767A (ja) | 端末制御装置 | |
| JPS609292B2 (ja) | デ−タ・ブロック間の時間間隔長制御方式 | |
| KR100348545B1 (ko) | 통신 ｄｍａ 장치 | |
| JPS61147361A (ja) | 信号変換転送チヤネル制御装置 | |
| KR19980025044A (ko) | 메모리 제어 장치 | |
| JPH06274463A (ja) | データ通信システム | |
| JP3063945B2 (ja) | 時分割スイッチ制御方式 | |
| JP2721458B2 (ja) | チャネル装置およびそのフレーム送受信方法 | |
| JP3077992B2 (ja) | データ伝送装置 | |
| JPH048037A (ja) | 多相データバス送信制御回路 | |
| JP2527335B2 (ja) | 高速転送方式 | |
| JP2573700B2 (ja) | 画像記録および再生装置 | |
| JPS608965A (ja) | 入出力バツフアメモリ方式 | |
| JPS63191224A (ja) | ビツト順序反転回路 | |
| JP2000132498A (ja) | Ｄｍａ転送制御装置 | |
| JPS63260272A (ja) | 復号化装置 | |
| JPH03187643A (ja) | バスインターフェイス装置 | |
| JPS6025935B2 (ja) | Ｈｄｌｃ送信方式 | |
| JPH04150536A (ja) | ブリッジ装置 | |
| JPS5836380B2 (ja) | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 | |
| JPS59224944A (ja) | デ−タ転送方式 | |
| JPS63212242A (ja) | パケツト長変換用ｄｍａコントロ−ラ | |
| JPH03204752A (ja) | Ｄｍａ転送装置 |