JPH03187643A - バスインターフェイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ２つのバスの間を結ぶバスインターフェイス装置に関し
、 情報の転送効率を向上させることを目的とし、第１のバ
スからの信号を受ける制御回路と、該制御回路からの出
力情報（バイト数情報を持つ制御情報、アドレスｕ報、
データ情報）を順次格納するデータメモリキューと、前
記制御回路の出力を受けてデータの組毎のデータバイト
数をカウントするバイト数カウンタと、該バイト数カウ
ンタの出力を受けてデータの組毎のバイト数情報をデー
タメモリキューの管理データと共に格納するデータメモ
リ管理キューと、前記データメモリキューの出力のうち
制御情報のバイト数情報部に担当する部分と、データメ
モリ管理キューの出力のうちのデータバイト数情報の部
分を受けていずれか一方をセレクトするセレクタと、前
記データメモリキューのバイト数情報部以外の出力及び
セレクタの出力を受けてこれらを合成して第２のバスに
出力する制御回路とを具備し、データの組が変わる毎に
セレクタをデータメモリ管理キュー側に切り換えて制御
情報のバイト数情報部にバイト数を挿入するように構成
する。

［産業上の利用分野コ 本発明は２つのバスの間を結ぶバスインターフェイス装
置に関し、更に詳しくは制御情報、アドレス情報、デー
タ等をパケットの形式にして転送するようなバスに対す
るインターフェイス装置に関する。

［従来の技術］ 情報の転送形式に制御情報、アドレス情報及びデータ等
をパケットの形式にして転送する所謂パケット転送方式
がある。このようなパケット転送方式のバスは、マルチ
プロセッサ方式の装置において効率のよい転送を行うた
めに有効である。

第４図は、従来のパケット転送方式の説明図である。第
１のバス１にはデータ転送を要求する装置（図示せず）
が接続されており、この装置からデータ転送要求が第１
のバス１に乗せられる。ここで第１のバス１は通常のデ
ータ転送方式であるものとする。

第５図は通常のデータ転送方式の説明図である。

図に示すように、アドレス用とデータ用の２つのバス線
を持ち、（イ）に示すように先ずアドレスを送り、受信
元でアドレスが確立してから、（ロ）に示すようにデー
タを送るものである。バスインターフェイス回路２は、
このような情報を受けてパケット形式のデータに変換し
て第２のバス３に送り出す。

第２のバス３には、第４図に示すようなパケット方式で
情報が乗せられる。図の４がパケットである。パケット
４は、制御情報Ｃ，アドレス情報（データ受信先のアド
レス）Ａ及びデータＤより構成されている。図では、デ
ータＤが２個の場合を示しているが、任意の数をとるこ
とができる。

つまり、パケット転送方式では、先ず制御情報Ｃが送ら
れ、次にアドレス情報Ａが送られ、最後に必要な数のデ
ータが多重化されて送られる。従って、パケット転送方
式のバス線は１つである。

第２のバス３を介して送られる情報は、バスインターフ
ェイス回路５を経て、第３のバス６に送り出される。な
お、場合によっては、第２のバス３が直接、ある種の装
置と接続されることもある。

上述したパケット形式の情報転送では、先ず初めに制御
情報Ｃが伝送され、転送先での動作を規定する。この制
御情報Ｃには、転送先へ送るデータのバイト数が含まれ
ており、転送先はそのバイト数を見て多重制御を行う。

第６図は、バスインターフェイス回路２の従来構成例を
示すブロック図である。第４図と同一のものは、同一の
符号を付して示す。

図に示すように、バスインターフェイス回路は、第１の
バス１と接続される制御回路１１．該制御回路１１と接
続され受信した情報（制御情報、アドレス情報、データ
等。以下単にデータと略す）を格納するデータメモリキ
ュー（ＴＤＭと略される）１２．該ＴＤＭ１２と接続さ
れ、第２のバス３にパケットデータを乗せる制御回路１
３及びデータメモリキュー１２を管理するデータメモリ
管理キュー（ＴＱＭと略される）１４より構成されてい
る。ＴＱＭ１４にはＴＤＭ１２内での各データ（つまり
ＴＤＭのアドレス）が入り、これによりＴＤＭ１２内の
データ転送を制御する。

［発明が解決しようとする課題］ 前述したように、先ず制御情報Ｃが転送されるため、Ｔ
ＤＭ１２には初めにこの制御情報Ｃを入れる必要がある
。この中には、前記したようにデータのバイト数も含ま
れる。しかしながら、第１のバス１は第５図に示すよう
な従来のデータ転送方式であるため、データのバイト数
の総数は全てのデータを第１のバス１から受けた後でな
いとバスインターフェイス回路からは分からない。従っ
て、ＴＤＭ１２には最初にデータバイト数を入れること
ができない。

このため、第１のバスｌ側での転送元（図示せず）は、
先ず転送しようとするバイト数をバスインターフェイス
回路２へ通知し、それから実際のデータを送る必要があ
る。従って、第１のバス１側の転送元は転送バイト数と
実際のデータの２度のアクセスをバスインターフェイス
回路２に対して行わなければならず、システムの能力を
低下させる原因となってしまっていた。

本発明はこのような課題に鑑みてなされたものであって
、情報の転送効率を向上させることができるバスインタ
ーフェイス装置を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第６図と同一
のものは、同一の符号を付して示す。図において、１１
は第１のバス１からの信号を受ける制御回路、２０は該
制御回路１１からの出力情報（制御情報、アドレス情報
、データ情報）をデータの組毎に格納するデータメモリ
キュー（ＴＤＭ）、２１は前記制御回路１１の出力を受
けてデータの組毎のデータバイト数をカウントするバイ
ト数カウンタ、２２は該バイト数カウンタ２１の出力を
受けてデータの組毎のバイト数情報をデータメモリキュ
ー２０の管理データと共に格納するデータメモリ管理キ
ュー（ＴＱＭ）　、２３は前記データメモリキュー２０
の出力のうちデータのバイト数情報部と、データメモリ
管理キュー２２の出力のうちのデータバイト数情報を受
けて制御情報によりいずれか一方をセレクトするセレク
タ、１３は前記データメモリキュー２０のバイト数情報
部以外の出力及びセレクタの出力を受けてこれらを合成
して第２のバス３に出力する制御回路である。

ＴＤＭ２０の出力はバス１とバス２に分かれており、バ
ス２はバイト数情報が乗る領域であり、バス１にそれ以
外の情報が乗るようになっている。

ただし、アドレス情報、データ情報についてはバス１＋
バス２で意味をなす情報となる。なお、セレクタ２３に
入る前の状態では、バス２にはバイト数情報は乗ってい
ない。

［作用］ 伝送されるデータを複数のデータの組に分け、これらデ
ータの組毎のデータバイト数をＴＤＭ２０ではなく、Ｔ
ＱＭ２２に格納することとし、またバイト数はバイト数
カウンタ２１、つまりバスインターフェイス回路自身で
カウントすることとする。ＴＱＭ２２には、ＴＤＭ２０
へのポインタとバイト数（Ｂ　Ｃ）が格納されるように
なっており、データの組毎にデータ列を受信後そのバイ
ト数が入る。このＴＱＭ２２内バイト数はＴＤＭ２０内
の制御情報Ｃが送出される時にセレクタ２３によりセレ
クトされ、制御回路１３により合成されて第２のバス３
に乗せられる。

データの組が変わる毎にセレクタ２３を７０Ｍ２２側に
切り換えてデータの組毎のバイト数を出力情報に加えて
やり、バイト数がセレクタ２３によりパケット情報に入
った後は、セレクタ２３を再度ＴＤＭ２０側に戻してや
り、データの転送を上下に別れたバス１とバス２を合成
した情報を用いて行う。この時のバス２には、バイト数
情報以外の情報が乗っている。

このように、本発明によれば、データの組の切換え時に
のみ、セレクタ２３を７０Ｍ２２側に切換えてやり、そ
れ以外はセレクタ２３をＴＤＭ２０側に切換えてやるこ
とにより、ＴＤＭ２０内にバイト数情報を入れる必要が
なくなり、予めバイト数を設定することなく情報の転送
を続行することが可能となる。

［実施例コ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。Ｔ
ＱＭ２２は２つのメモリ２２ａと２２ｂより構成されて
おり、メモリ２２ａはＴＤＭアドレスを受け、メモリ２
２ｂはバイト数データを受ける。バイト数データは、情
報転送生信号をイネーブル信号として受けるその間にク
ロックをカウントするバイト数カウンタ２１の出力から
メモリ２２ｂに与えられる。実際には、転送生信号はイ
ンバータ３０で反転されてバイト数カウンタ２１のイネ
ーブル人力ＥＮに与えられる。

ＴＤＭアドレスはＴＤＭ２０にＴＤＭ入力時のアドレス
として与えられ、メモリ２２ａの出力はアドレス更新部
３１を経てＴＤＭ２０にＴＤＭ出力時のアドレスとして
与えられる。アドレス更新部３１にはクロックが入って
おり、該クロックに同期してＴＤＭ出力アドレスが更新
され、ＴＤＭ２０に印加される。

３２は転送生信号の反転信号を受けて、メモリ２２ａ、
２２ｂにライトイネーブル信号ＷＥＩ。

ＷＥ２を与えると共に、セレクタ２３にＴＤＭ−ＴＱＭ
切換え信号を与え、更にはバイト数カウンタ２１にリセ
ット信号を与える転送制御部である。

該転送制御部３２としては、例えばマイクロコンピュー
タが用いられる。また、ＴＱＭ２２部のメモリ２２ａ、
２２ｂにはＴＱＭアドレスが共通に与えられている。

ＴＤＭ２０のデータバイト数が入るべき部分はアンドゲ
ート３３の一方の人力に入り、メモリ２２ｂの出力はア
ンドゲート３４の一方の入力に入る。これらアンドゲー
ト３３，３４の他方の入力には、転送制御部３２からＴ
ＤＭ−ＴＱＭ切換え信号が共通に人力されている。但し
、ＴＤＭ２０とＴＱＭ２２の出力を１つの信号で切り分
けるため、アンドゲート３４には反転して入っている。

そして、これらアンドゲート３３，３４の出力はセレク
タ２３に入り、いずれか一方がセレクトされて出力され
、ＴＤＭ２０のバイト数格納部以外の情報と合成され、
出力される。図中の信号線に付された数値はデータのビ
ット数を示している。

このように構成された回路の動作を第３図のタイムチャ
ートを参照しつつ説明すれば、以下のとおりである。

第１のバス１側の転送元（図示せず）より第３図（ロ）
に示すような転送生信号及びデータが制御回路１〕に入
ると、該制御回路１１はそれに応じて制御情報Ｃを作成
する。作成された情報は上下２段に分かれてＴＤＭ２０
に書込まれる。一方、送られてきたアドレス情報Ａ及び
データも上下２段に分けられＴＤＭ２０に書込まれる。

この時、書込み時のアドレスはバスインターフェイス回
路に入力されるＴＤＭアドレスから直にＴＤＭ２０に与
えられる。

この時、バイト数カウンタ２１には、第３図（イ）に示
すようなりロックと（ロ）に示すような転送生信号が入
っており、転送生信号が“０”の間のみクロックを°カ
ウントする。このクロックはデータと同期しているので
、クロックをカウントすることはデータのバイト数をカ
ウントすることになる。

この結果、バイト数カウンタ２１の出力は（ニ）に示す
ようなものとなる。この間に、転送制御部３２から（ホ
）に示すようなライトイネーブル信号ＷＥ１がメモリ２
２ｇに出力され、ＴＱＭアドレスで指定された番地にＴ
ＤＭアドレスがＴＤＭ２０のポインタデータとして書込
まれる。この時のデータは、データの組の中のデータ（
制御情報。

アドレス情報、データを含む）先頭アドレスが（ト）に
示すように書込まれる。

転送生信号が“０”から“１″になってデータ転送終了
を知らせると、転送制御部３２は（へ）に示すようなラ
イトイネーブル信号ＷＥ２をメモリ２２ｂに与える。こ
の結果、メモリ２２ｂには、（チ）に示すように当該デ
ータの組のデータバイト数が書込まれる。その後、転送
制御部３２はバイト数カウンタ２１をリセットして次の
動作に備える。

次に、ＴＤＭ２０に格納されたデータを第２のバス３側
に出力する時の動作について説明する。

転送制御部３２は（す）に示すようにＴＤＭ−７０Ｍ切
換え信号をＴＱＭ２２側に切換える。それと同時に、ア
ドレス更新部３１はデータの組の最初のアドレスを指定
し、ＴＤＭ出力アドレスとしてＴＤＭ２０に印加する。

この結果、バス１とバス２にそれぞれの部分の情報が乗
る。しかしながら、バス２を介してアンドゲート３３に
入る情報は、該アンドゲート３３が閉じているため、そ
れ以降に伝達されない。

一方、ＴＤＭ−７０Ｍ切換え信号によりアンドゲート３
４が開いているので、メモリ２２ｂに書込まれていたデ
ータのバイト数データがセレクタ２３を介して制御回路
１３に入る。この結果、ＴＤＭ２０の情報の一部がＴＱ
Ｍ２２内のバイト数データに置換されることになる。制
御回路１３は、バス１を介して送られてくる情報と、セ
レクタ２３の出力（バイト数データ）を合成して第２の
バス３（パケット転送用バス）に送り出す。第２のバス
３に乗る情報は（ヌ）に示すようなものとなり、制御情
報Ｃとその一部であるバイト数データＢＣ−３が含まれ
たものとなる。

制御情報のパケット変換が終わった後は、通常のデータ
がＴＤＭ２０から読出され、バス１とバス２に分かれて
出力される。しかしながら、この場合にはＴＤＭ−７０
Ｍ切換え信号によりアンドゲート３３側がセレクトされ
るので、バス１とバス２の情報は、制御回路１３で合成
されて元に戻り、（ヌ）に示すようにデータＤｏ、ＤＩ
、Ｄ２として出力される。つまり、通常のデータ転送の
時には、パケットデータがそのまま第２のバス３に送出
されることになる。

［発明の効果］ 以上、詳細に説明したように、本発明によればデータの
バイト数情報をＴＤＭではなく　ＴＱＭにデータの組毎
に格納し、パケットデータとして合成する時に、ＴＱＭ
に格納されているデータのバイト数情報をＴＤＭ出力に
合成してやるようにすることにより、第１のバスｌ側の
転送元が転送バイト数と実際のデータの２度のアクセス
をバスインターフェイス回路２に対して行なう必要がな
くなり、情報の転送効率を向上させることができるバス
インターフェイス装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は各部の動作を示すタイミングチャート、第４図
は従来のパケット転送方式の説明図、第５図は通常のデ
ータ転送方式の説明図、第６図はバスインターフェイス
回路の従来構成例を示すブロック図である。 第１図において、 １は第１のバス、 ３は第２のバス、 １１．１３は制御回路、 ２０はＴＤＭ。 ２１はバイト数カウンタ、 ２２はＴＱＭ。 ２３はセレクタである。

Claims (1)

1. 【特許請求の範囲】 第１のバス（１）からの信号を受ける制御回路（１１）
   と、 該制御回路（１１）からの出力情報（バイト数情報部を
   持つ制御情報、アドレス情報、データ情報）を順次格納
   するデータメモリキュー（２０）と、 前記制御回路（１１）の出力を受けてデータの組毎のデ
   ータバイト数をカウントするバイト数カウンタ（２１）
   と、 該バイト数カウンタ（２１）の出力を受けてデータの組
   毎のバイト数情報をデータメモリキュー（２０）の管理
   データと共に格納するデータメモリ管理キュー（２２）
   と、 前記データメモリキュー（２０）の出力のうち制御情報
   のバイト数情報部に担当する部分と、データメモリ管理
   キュー（２２）の出力のうちのデータバイト数情報の部
   分を受けていずれか一方をセレクトするセレクタ（２３
   ）と、 前記データメモリキュー（２０）のバイト数情報部以外
   の出力及びセレクタ（２３）の出力を受けてこれらを合
   成して第２のバス（３）に出力する制御回路（１３）と
   を具備し、 データの組が変わる毎にセレクタ（２３）をデータメモ
   リ管理キュー（２２）側に切り換えて制御情報のバイト
   数情報部にバイト数を挿入するように構成したことを特
   徴とするバスインターフェイス装置。