JPS61136249A - ハイブリツドｉｃ - Google Patents
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- JPS61136249A JPS61136249A JP59258805A JP25880584A JPS61136249A JP S61136249 A JPS61136249 A JP S61136249A JP 59258805 A JP59258805 A JP 59258805A JP 25880584 A JP25880584 A JP 25880584A JP S61136249 A JPS61136249 A JP S61136249A
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- Japan
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- sheet
- lead frame
- hybrid
- land part
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- H01L23/15—Ceramic or glass substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
崖ＸＩＪ２Ｕ胆また肚
本発明は、近年益々小型化、多機能化、高密度実装化が
要望されているハイブリッドＩＣに関し、詳しくは絶縁
性を有するセラミック製の配線基板を使用して該配線基
板上に複数の半導体ペレットを含む電子部品をマウント
してなる構造のハイブリッドＩＣに関するものである。
要望されているハイブリッドＩＣに関し、詳しくは絶縁
性を有するセラミック製の配線基板を使用して該配線基
板上に複数の半導体ペレットを含む電子部品をマウント
してなる構造のハイブリッドＩＣに関するものである。
従】鶴と支所
ハイブリッドＩＣは、例えば第９図及び第１０図に示す
ように絶縁性を有するセラミック製の配線基板（１）（
以下セラミック基板と称す）の主面（ｌａ）に、導電パ
ターン（２）や抵抗をＷＩＩＩ状又は厚膜状に形成し、
該導電パターン（２）上の所定の位置に、複数種の半導
体ペレット（３）（３）−・・等の能動素子やチップ部
品化された抵抗、コンデンサ等の受動素子からなる各［
１子部品をマウントしてワイヤボンディング等で電気的
に接続すると共に、上記セラミック基板（１）の対向す
る両側端に、電気的且つ機械的に略り字状の多数本のリ
ード（４）（４） −・を装着したものを、ケース（５
）（第１０図鎖線部分）内に収納して樹脂材でキャステ
ィングした構造の厚膜或はＷｌｙ！ハイブリッドＩＣが
一般的である。
ように絶縁性を有するセラミック製の配線基板（１）（
以下セラミック基板と称す）の主面（ｌａ）に、導電パ
ターン（２）や抵抗をＷＩＩＩ状又は厚膜状に形成し、
該導電パターン（２）上の所定の位置に、複数種の半導
体ペレット（３）（３）−・・等の能動素子やチップ部
品化された抵抗、コンデンサ等の受動素子からなる各［
１子部品をマウントしてワイヤボンディング等で電気的
に接続すると共に、上記セラミック基板（１）の対向す
る両側端に、電気的且つ機械的に略り字状の多数本のリ
ード（４）（４） −・を装着したものを、ケース（５
）（第１０図鎖線部分）内に収納して樹脂材でキャステ
ィングした構造の厚膜或はＷｌｙ！ハイブリッドＩＣが
一般的である。
また近年では上記構造のもの以外にも小型軽量化、高密
度実装化に伴う高付加価値化を実現容易にするため、リ
ードフレームを使用したトランスファーモールドタイプ
のハイブリッドＩＣが開発されており、このタイプのハ
イブリッドＩεの具体例を第１１図乃至第１３図を参照
しながら説明すると、先ず第１１図に示すように上記リ
ードフレーム（６）は、金属製のもので、吊ピン（７）
（７）で支持された矩形状の素子固着部であるランド部
（６ａ）と、該ランド部（６ｎ）の周辺近傍に先端部が
配置され、且つ、略中央部がタイバー（８）（８）で連
結一体化された複数のリード（６ｂ） （６ｂ） −
とからなる。このリードフレーム（６）のランド部（６
ａ）上に、主面（’ｌａ’）に導電パターン（２”）や
抵抗を薄膜状に形成したセラミック基板（１°）を、絶
縁性ペーストや低融点ガラス等の絶縁性接着剤を介して
固着する。そして上記セラミック基板（１“）上の導電
パターン（２”）の所定の位置に、複数種の半導体ペレ
ット（３°）（３“）−等の能動素子やチップ部品化さ
れた抵抗、コンデンサ等の受動素子からなる各種電子部
品をマウントし、第１２図及び第１３図に示すように上
記電子部品、導電パターン（２″）及びリード（６ｂ）
（６ｂ）・−・の先端部を、ワイヤポンディング等で電
気的に接続すると共に、熱硬化性を有するエポキシ樹脂
等の外装樹脂材（９）（第１３図鎖線部分）でモールド
成形したものが実用化されつつある。
度実装化に伴う高付加価値化を実現容易にするため、リ
ードフレームを使用したトランスファーモールドタイプ
のハイブリッドＩＣが開発されており、このタイプのハ
イブリッドＩεの具体例を第１１図乃至第１３図を参照
しながら説明すると、先ず第１１図に示すように上記リ
ードフレーム（６）は、金属製のもので、吊ピン（７）
（７）で支持された矩形状の素子固着部であるランド部
（６ａ）と、該ランド部（６ｎ）の周辺近傍に先端部が
配置され、且つ、略中央部がタイバー（８）（８）で連
結一体化された複数のリード（６ｂ） （６ｂ） −
とからなる。このリードフレーム（６）のランド部（６
ａ）上に、主面（’ｌａ’）に導電パターン（２”）や
抵抗を薄膜状に形成したセラミック基板（１°）を、絶
縁性ペーストや低融点ガラス等の絶縁性接着剤を介して
固着する。そして上記セラミック基板（１“）上の導電
パターン（２”）の所定の位置に、複数種の半導体ペレ
ット（３°）（３“）−等の能動素子やチップ部品化さ
れた抵抗、コンデンサ等の受動素子からなる各種電子部
品をマウントし、第１２図及び第１３図に示すように上
記電子部品、導電パターン（２″）及びリード（６ｂ）
（６ｂ）・−・の先端部を、ワイヤポンディング等で電
気的に接続すると共に、熱硬化性を有するエポキシ樹脂
等の外装樹脂材（９）（第１３図鎖線部分）でモールド
成形したものが実用化されつつある。
を口 （１″ −″ −ｔｉＭＪ１点ところ
で、上記ハイプリントＩＣは、製造後に、通常高温高圧
の苛酷な条件下でのハイブリッドＩＣの耐久性を検査す
るため、−一トショック試験やＰＣＴ試験等が行われる
。例えばヒートシ＝１７り試験では、−６０℃〜＋１５
０℃の雰囲気中に上記ハイブリッドＩＣを配置して、低
温及び高温下でのハイブリッド（Ｃの耐久性を検査して
いる。上記ハイブリッドＩＣを構成するセラミック基板
（１’） 、外装樹脂材（９）及びリードフレーム（６
）のランド部（６ａ）の熱膨張率が夫々異なり、特にセ
ラミック基板（１”）及び外装樹脂材（９）とランド部
（６ａ）との熱膨張率の差が大きく、また上記セラミッ
ク基板（１°）がランド部（６ａ）上に直接的に固着さ
れているため、樹脂モールド成型時や上記ヒートショッ
ク試験時等にセラミック基板（１°）或いは該セラミッ
ク基板（ｌ゛）に実装された電子部品にクラ・ツクが発
生し易いという問題点があり、更にハイブリッドＩＣの
小型軽量化、高密度実装化を図るためにセラミック基！
（１”）を薄く、又は大きくすればするほど上記問題
点が顕著であった。
で、上記ハイプリントＩＣは、製造後に、通常高温高圧
の苛酷な条件下でのハイブリッドＩＣの耐久性を検査す
るため、−一トショック試験やＰＣＴ試験等が行われる
。例えばヒートシ＝１７り試験では、−６０℃〜＋１５
０℃の雰囲気中に上記ハイブリッドＩＣを配置して、低
温及び高温下でのハイブリッド（Ｃの耐久性を検査して
いる。上記ハイブリッドＩＣを構成するセラミック基板
（１’） 、外装樹脂材（９）及びリードフレーム（６
）のランド部（６ａ）の熱膨張率が夫々異なり、特にセ
ラミック基板（１”）及び外装樹脂材（９）とランド部
（６ａ）との熱膨張率の差が大きく、また上記セラミッ
ク基板（１°）がランド部（６ａ）上に直接的に固着さ
れているため、樹脂モールド成型時や上記ヒートショッ
ク試験時等にセラミック基板（１°）或いは該セラミッ
ク基板（ｌ゛）に実装された電子部品にクラ・ツクが発
生し易いという問題点があり、更にハイブリッドＩＣの
小型軽量化、高密度実装化を図るためにセラミック基！
（１”）を薄く、又は大きくすればするほど上記問題
点が顕著であった。
° たの
本発明は上記問題点に鑑み提案されたもので、厚膜バイ
ブリフトＩＣで使用する汎用性のあるセラミック基板を
利用してモノリシックＩＣ等の製造ラインで量産可能な
小型軽量で且つ高付加？ｉ１［ｉ値を有するハイブリッ
ドＩＣを提供しようとする゛もので、その技術的手段は
、金ｇｔｔのリードフレームのランド部上に、導電パタ
ーンを形成すると共に、該導電パターン上に複数の半導
体ペレットを含む電子部品をマウントしてなるセラミッ
ク製の配線基板を固着したハイブリー・ドＩＣにおいて
、上記リードフレームのランド部と配線基板との間に熱
歪み吸収性シートを介在させたものである。
ブリフトＩＣで使用する汎用性のあるセラミック基板を
利用してモノリシックＩＣ等の製造ラインで量産可能な
小型軽量で且つ高付加？ｉ１［ｉ値を有するハイブリッ
ドＩＣを提供しようとする゛もので、その技術的手段は
、金ｇｔｔのリードフレームのランド部上に、導電パタ
ーンを形成すると共に、該導電パターン上に複数の半導
体ペレットを含む電子部品をマウントしてなるセラミッ
ク製の配線基板を固着したハイブリー・ドＩＣにおいて
、上記リードフレームのランド部と配線基板との間に熱
歪み吸収性シートを介在させたものである。
立里
上記技術的手段のように熱膨張差の大きいセラミ・７り
基板とリードフレームのランド部との間に熱歪み吸収性
シートを介在させれば、該シートが上記セラミック基板
とランド部との熱膨張率の差を軽減させる緩衝材となり
上記問題点を容易に解決する。
基板とリードフレームのランド部との間に熱歪み吸収性
シートを介在させれば、該シートが上記セラミック基板
とランド部との熱膨張率の差を軽減させる緩衝材となり
上記問題点を容易に解決する。
１距！
本発明を第１１図乃至第１３図に示すリードフレーム（
６）を使用したトランスファーモールドタイプのハイブ
リッドＩＣに通用した実施例を￥’８１図乃至第８図を
参照しながら説明する。第１１図乃至第１３図と同一参
照符号は同一物を示しその説明を省略する。本発明の特
徴は熱歪み吸収性シー） （１０）にある。このシート
（１０＞はｒ５＋Ｂ性及び可撓性を有する絶縁材料、例
えばプラスチック等をＮＦＡシート状に成形したもので
あり、セラミック基板（１°）及びリードフレーム（６
）のランド部（６ａ）と略等面積大である、また上記シ
ート（１０）の厚みは、例えばセラミック基板（ｌｏ）
の厚み０．５〜２．０ｍ、リードフレーム（６）のラン
ド部（６ａ） （Ｄｒミ１００〜５００μ鴎に対して５
０〜１００μ−程度に設定されている。
６）を使用したトランスファーモールドタイプのハイブ
リッドＩＣに通用した実施例を￥’８１図乃至第８図を
参照しながら説明する。第１１図乃至第１３図と同一参
照符号は同一物を示しその説明を省略する。本発明の特
徴は熱歪み吸収性シー） （１０）にある。このシート
（１０＞はｒ５＋Ｂ性及び可撓性を有する絶縁材料、例
えばプラスチック等をＮＦＡシート状に成形したもので
あり、セラミック基板（１°）及びリードフレーム（６
）のランド部（６ａ）と略等面積大である、また上記シ
ート（１０）の厚みは、例えばセラミック基板（ｌｏ）
の厚み０．５〜２．０ｍ、リードフレーム（６）のラン
ド部（６ａ） （Ｄｒミ１００〜５００μ鴎に対して５
０〜１００μ−程度に設定されている。
以下上記シー） （１０）の使用例を各実施例に基づい
て説明すると、まず第１の実施例では、第１図乃至第３
図に示すようにセラミンク基板（１“）とリードフレー
ム（６）のランド部（６ａ）との間に、シー） （１０
）を介在させてこのセラミック基板（１’） 、シート
（１０）及びランド部（６ａ）の３者を熱圧着し、該セ
ラミック基板（１゛）をランド部（６ａ）上に固着する
。シート（１０）は、セラミック基板（］”）とランド
部（６ａ）との熱膨張率の差を軽減させる緩衝材として
作用し、外装樹脂材（９）によるモールド成型時或いは
ハイブリッドＩＣの製造後、叩ち樹脂モールド成型後に
おけるヒートショック試験時でのセラミック基板（１”
）又は半導体ペレット（３”） （３’） −・等の
電子部品のクラック発生を未然に防止する。
て説明すると、まず第１の実施例では、第１図乃至第３
図に示すようにセラミンク基板（１“）とリードフレー
ム（６）のランド部（６ａ）との間に、シー） （１０
）を介在させてこのセラミック基板（１’） 、シート
（１０）及びランド部（６ａ）の３者を熱圧着し、該セ
ラミック基板（１゛）をランド部（６ａ）上に固着する
。シート（１０）は、セラミック基板（］”）とランド
部（６ａ）との熱膨張率の差を軽減させる緩衝材として
作用し、外装樹脂材（９）によるモールド成型時或いは
ハイブリッドＩＣの製造後、叩ち樹脂モールド成型後に
おけるヒートショック試験時でのセラミック基板（１”
）又は半導体ペレット（３”） （３’） −・等の
電子部品のクラック発生を未然に防止する。
ところで、上記セラミック基板（１″）上に実装される
電子部品には、前述したように半導体ペレット（３”）
（３°）・−等の能動素子類と、チップ部品化された抵
抗やコンデン？＄の受動素子類があり、上記半導体ペレ
ット（３”）（３″）＝−等の能動素子類は、その厚み
が０．２〜０．６鶴、サイズが０．３５〜６．Ｏｎ＋／
口のものが多く、具体的には例えばパワーリニアＩＣ等
のパワー系半導体ペレットの厚みは２００〜３００／ｌ
ｌｌ、シグナルリニアＩＣ等のデジタル系半導体ペレッ
トの厚みは３００〜５００μ−程度である。また抵抗部
品やコンデンサ部品等の受動素子類ではその厚みが０．
５〜３．０日、サイズが１〜４１■／口のものが多く、
特に積層コンデンサ等のコンデンサ部品には厚みの大き
いものが多い。
電子部品には、前述したように半導体ペレット（３”）
（３°）・−等の能動素子類と、チップ部品化された抵
抗やコンデン？＄の受動素子類があり、上記半導体ペレ
ット（３”）（３″）＝−等の能動素子類は、その厚み
が０．２〜０．６鶴、サイズが０．３５〜６．Ｏｎ＋／
口のものが多く、具体的には例えばパワーリニアＩＣ等
のパワー系半導体ペレットの厚みは２００〜３００／ｌ
ｌｌ、シグナルリニアＩＣ等のデジタル系半導体ペレッ
トの厚みは３００〜５００μ−程度である。また抵抗部
品やコンデンサ部品等の受動素子類ではその厚みが０．
５〜３．０日、サイズが１〜４１■／口のものが多く、
特に積層コンデンサ等のコンデンサ部品には厚みの大き
いものが多い。
上記電子部品をセラミック基板（１°）上に実装するに
際して、電子部品或いはボンディングワイヤとモールド
成型された外装樹脂材（９）の上面との間隔ｌが所定の
寸法以上になることが必要で、この間隔ｌが所定の寸法
以下になる場合には、第４図に示す第２の実施例のよう
にセラミック基板（１″）の所定の位置に、凹部（１１
）或いは貫通穴（１２）を形成し、該凹部（１１）及び
Ｍｆｉ穴（１２）に厚みの大きい電子部品、例えばコン
デンサ部品（３ａ’） （３ｂ’）等を収納すること
により外装樹脂材（９）の厚みを小さくすると共に、電
子部品或いはボンディングワイヤとモールド成型された
外装樹脂材（９）の上面との間隔ｌを所定の寸法以上に
設定することが可能である。更に上記第２の実施例のよ
うにしても、電子部品或いはボンディングワイヤとモー
ルド成型された外装樹脂材（９）の上面との間隔ｌが所
定の寸法以下になる場合には、第５図に示す第３の実施
例のようにセラミック基板（１′）の所定の位置に貫通
穴（１２’）を形成すると共に上記セラミック基板（１
′）及び絶縁シート（１０）の所定の位置に連通ずる貫
通穴（１３） （１４）を形成し、該貫通穴（１３）
（１４）及び貫通穴（１２”）に厚みの大きい電子部品
、例えばコンデンサ部品（３ａ″）（３ｂ’）等を収納
するようにしてもよい。
際して、電子部品或いはボンディングワイヤとモールド
成型された外装樹脂材（９）の上面との間隔ｌが所定の
寸法以上になることが必要で、この間隔ｌが所定の寸法
以下になる場合には、第４図に示す第２の実施例のよう
にセラミック基板（１″）の所定の位置に、凹部（１１
）或いは貫通穴（１２）を形成し、該凹部（１１）及び
Ｍｆｉ穴（１２）に厚みの大きい電子部品、例えばコン
デンサ部品（３ａ’） （３ｂ’）等を収納すること
により外装樹脂材（９）の厚みを小さくすると共に、電
子部品或いはボンディングワイヤとモールド成型された
外装樹脂材（９）の上面との間隔ｌを所定の寸法以上に
設定することが可能である。更に上記第２の実施例のよ
うにしても、電子部品或いはボンディングワイヤとモー
ルド成型された外装樹脂材（９）の上面との間隔ｌが所
定の寸法以下になる場合には、第５図に示す第３の実施
例のようにセラミック基板（１′）の所定の位置に貫通
穴（１２’）を形成すると共に上記セラミック基板（１
′）及び絶縁シート（１０）の所定の位置に連通ずる貫
通穴（１３） （１４）を形成し、該貫通穴（１３）
（１４）及び貫通穴（１２”）に厚みの大きい電子部品
、例えばコンデンサ部品（３ａ″）（３ｂ’）等を収納
するようにしてもよい。
上記第２、第３の実施例で説明したようにセラミック基
板（ｌｏ）或いは絶縁シート（１０）に選択的に凹部（
１１）又は貫通穴（１２） ＜ １ｚ”＞（１３）
（１４）を形成して、該凹部（１１）又は貫通穴（１
２）（１２′） （１３） （１４）に厚みの大き
い電子部品を収納するようになした構造の外にも、例え
ば第６図に示す第４の実施例のようにランド部（６ａ’
）をリード（６ｂ’） （６ｂ’）よりも若干下方に
配置したディンプル構造のリードフレーム（６゛）を使
用すれば、第２、第３の実施例と同様に電子部品或いは
ホンディングワイヤとモールド成型された外装樹脂材（
９）の上面との間隔ｌを所定の寸法以上に設定すること
が可能であると共に、ボンディングワイヤのエツジタッ
チを未然に防止することができる。
板（ｌｏ）或いは絶縁シート（１０）に選択的に凹部（
１１）又は貫通穴（１２） ＜ １ｚ”＞（１３）
（１４）を形成して、該凹部（１１）又は貫通穴（１
２）（１２′） （１３） （１４）に厚みの大き
い電子部品を収納するようになした構造の外にも、例え
ば第６図に示す第４の実施例のようにランド部（６ａ’
）をリード（６ｂ’） （６ｂ’）よりも若干下方に
配置したディンプル構造のリードフレーム（６゛）を使
用すれば、第２、第３の実施例と同様に電子部品或いは
ホンディングワイヤとモールド成型された外装樹脂材（
９）の上面との間隔ｌを所定の寸法以上に設定すること
が可能であると共に、ボンディングワイヤのエツジタッ
チを未然に防止することができる。
また上記第２、第３と第４の実施例を組合わせてディン
プル構造のリードフレーム（６°）を使用し、第７図に
示す第５の実施例のようにディンプル構造のリードフレ
ーム（６°）のランド部（６ａ’）上にシート（１０）
を介して固着されたセラミック基板（１″）に凹部（１
１）或いは貫通穴（１２）を形成し、該凹部（１１）及
び貫通穴（１２）に厚みの大きい電子部品例えば、コン
デンサ部品（３ａ’） （３ｂ’）等を収納する。ま
た第８図に示す第６の実施例のようにディンプル構造の
リードフレーム（６゛）のランド部（６ａ’）上にシー
ト（１０）を介して固着されたセラミック基板（１°）
に貫通穴（１２’）を形成すると共に上記セラミック基
板（１°）及びシート（１ｏ）に連通ずる貫通穴（１３
） （１４）を形成し、該貫通穴（１２″）及び貫通
穴（１３） （１４）に厚みの大きい電子部品例えば
、コンデンサ部品（３ａ’）（３ｂ’）等を収納する。
プル構造のリードフレーム（６°）を使用し、第７図に
示す第５の実施例のようにディンプル構造のリードフレ
ーム（６°）のランド部（６ａ’）上にシート（１０）
を介して固着されたセラミック基板（１″）に凹部（１
１）或いは貫通穴（１２）を形成し、該凹部（１１）及
び貫通穴（１２）に厚みの大きい電子部品例えば、コン
デンサ部品（３ａ’） （３ｂ’）等を収納する。ま
た第８図に示す第６の実施例のようにディンプル構造の
リードフレーム（６゛）のランド部（６ａ’）上にシー
ト（１０）を介して固着されたセラミック基板（１°）
に貫通穴（１２’）を形成すると共に上記セラミック基
板（１°）及びシート（１ｏ）に連通ずる貫通穴（１３
） （１４）を形成し、該貫通穴（１２″）及び貫通
穴（１３） （１４）に厚みの大きい電子部品例えば
、コンデンサ部品（３ａ’）（３ｂ’）等を収納する。
このように第５、第６の実施例ではディンプル構造のリ
ードフレーム（６“）を使用すると共にセラミック基板
（１”）或いは絶縁シート（１０）に選択的に凹部（１
１）又は貫通穴（１２＞ （１２’） （１３）
（１４）を形成して該凹部（１１）又は貫通穴（１
２） （１２°）（１３） （１４）に厚みの大き
い電子部品を収納するようになした構造であるため、前
記第１〜第４の実施例よりも電子部品或いはボンディン
グワイヤとモールド成型された外装樹脂材（９）の上面
との間隔ｌを所定の寸法以上に容易に設定するこでき、
より一層外装樹脂材（９）の厚みを小さくすることが可
能となって延いてはハイブリッドＩＣのコンパクト化が
実現容易となる。
ードフレーム（６“）を使用すると共にセラミック基板
（１”）或いは絶縁シート（１０）に選択的に凹部（１
１）又は貫通穴（１２＞ （１２’） （１３）
（１４）を形成して該凹部（１１）又は貫通穴（１
２） （１２°）（１３） （１４）に厚みの大き
い電子部品を収納するようになした構造であるため、前
記第１〜第４の実施例よりも電子部品或いはボンディン
グワイヤとモールド成型された外装樹脂材（９）の上面
との間隔ｌを所定の寸法以上に容易に設定するこでき、
より一層外装樹脂材（９）の厚みを小さくすることが可
能となって延いてはハイブリッドＩＣのコンパクト化が
実現容易となる。
１１Ｆ口九果
本発明によれば、複数の電子部品を実装したセラミック
基板とリードフレームのランド部との間に熱歪み吸収性
シートを介在させて該シートを上記セラミック基板とラ
ンド部との熱膨張率の差を軽減させるｗｋ街材として作
用させることにより、樹脂モールド成型時やその後のヒ
ートショック試験時等に上記熱膨張率の差によって生じ
ていたセラミック基板や半導体ベレットのクランクを未
然に防止することができ信頼性の高いハイブリッドＩＣ
を提供することが可能となる。また汎用性のあるセラミ
ック基板を使用することができるのでモノリシンクＩＣ
等の製造ラインを利用して一貫した量産化が実現容易と
なる。
基板とリードフレームのランド部との間に熱歪み吸収性
シートを介在させて該シートを上記セラミック基板とラ
ンド部との熱膨張率の差を軽減させるｗｋ街材として作
用させることにより、樹脂モールド成型時やその後のヒ
ートショック試験時等に上記熱膨張率の差によって生じ
ていたセラミック基板や半導体ベレットのクランクを未
然に防止することができ信頼性の高いハイブリッドＩＣ
を提供することが可能となる。また汎用性のあるセラミ
ック基板を使用することができるのでモノリシンクＩＣ
等の製造ラインを利用して一貫した量産化が実現容易と
なる。
第１図は本発明に係るハイブリッドＩＣの第１の実施例
を示す組立分解斜視図、第２ｒｊｇＪは第１図に示すハ
イブリッドＩＣの組立完了斜視図、第３図は第２図のＡ
−Ａ線に沿う拡大断面図、第４図は本発明の第２の実施
例を示す拡大断面図、第５図は第３の実施例を示す拡大
断面図、第６図は本発明をディンプル構造のリードフレ
ームに通用した第４の実施例を示す拡大断面図、第７図
は本発明の第５の実施例を示す拡大断面図、第８図は第
６の実施例を示す拡大断面図である。第９図は一般的な
厚膜ハイブリッドＩＣの具体例を示す斜視図、第１０図
は第９図のＢ−Ｂ線に沿う断面図、第１１図はリードフ
レームを使用したトランスファーモールドタイプのハイ
ブリッドＩＣの組立分解斜視図、第１２図は第１１図に
示すハイブリッドＩＣの総立完了斜視図、第１３図は第
１２図のＣ−Ｃ線に沿う断面図である。 （１） （１°）−・配線基板（セラミック基板）、
（２） （２’）−導電パターン、（３） （３’
）−半導体ペレット、（６） （６°）−リードフレ
ーム、 （６ａ）（６ａ“）−・−ランド部、 （１０
） −・絶縁シート。
を示す組立分解斜視図、第２ｒｊｇＪは第１図に示すハ
イブリッドＩＣの組立完了斜視図、第３図は第２図のＡ
−Ａ線に沿う拡大断面図、第４図は本発明の第２の実施
例を示す拡大断面図、第５図は第３の実施例を示す拡大
断面図、第６図は本発明をディンプル構造のリードフレ
ームに通用した第４の実施例を示す拡大断面図、第７図
は本発明の第５の実施例を示す拡大断面図、第８図は第
６の実施例を示す拡大断面図である。第９図は一般的な
厚膜ハイブリッドＩＣの具体例を示す斜視図、第１０図
は第９図のＢ−Ｂ線に沿う断面図、第１１図はリードフ
レームを使用したトランスファーモールドタイプのハイ
ブリッドＩＣの組立分解斜視図、第１２図は第１１図に
示すハイブリッドＩＣの総立完了斜視図、第１３図は第
１２図のＣ−Ｃ線に沿う断面図である。 （１） （１°）−・配線基板（セラミック基板）、
（２） （２’）−導電パターン、（３） （３’
）−半導体ペレット、（６） （６°）−リードフレ
ーム、 （６ａ）（６ａ“）−・−ランド部、 （１０
） −・絶縁シート。
Claims (1)
- （１）金属製のリードフレームのランド部上に、導電パ
ターンを形成すると共に該導電パターン上に複数の半導
体ペレットを含む電子部品をマウントしてなるセラミッ
ク製の配線基板を固着したハイブリッドＩＣにおいて、
上記リードフレームのランド部と配線基板との間に熱歪
み吸収性シートを介在させたことを特徴とするハイブリ
ッドＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258805A JPS61136249A (ja) | 1984-12-06 | 1984-12-06 | ハイブリツドｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258805A JPS61136249A (ja) | 1984-12-06 | 1984-12-06 | ハイブリツドｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61136249A true JPS61136249A (ja) | 1986-06-24 |
Family
ID=17325294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258805A Pending JPS61136249A (ja) | 1984-12-06 | 1984-12-06 | ハイブリツドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61136249A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636751U (ja) * | 1986-06-30 | 1988-01-18 | ||
| JPS6316455U (ja) * | 1986-07-17 | 1988-02-03 | ||
| JPS63255954A (ja) * | 1987-04-13 | 1988-10-24 | Nec Corp | 混成集積回路装置 |
| JPS6412800A (en) * | 1987-07-07 | 1989-01-17 | Matsushita Electric Ind Co Ltd | Electromagnetic sounding body |
| JPS6433752U (ja) * | 1987-08-21 | 1989-03-02 |
-
1984
- 1984-12-06 JP JP59258805A patent/JPS61136249A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636751U (ja) * | 1986-06-30 | 1988-01-18 | ||
| JPH0334920Y2 (ja) * | 1986-06-30 | 1991-07-24 | ||
| JPS6316455U (ja) * | 1986-07-17 | 1988-02-03 | ||
| JPS63255954A (ja) * | 1987-04-13 | 1988-10-24 | Nec Corp | 混成集積回路装置 |
| JPS6412800A (en) * | 1987-07-07 | 1989-01-17 | Matsushita Electric Ind Co Ltd | Electromagnetic sounding body |
| JPS6433752U (ja) * | 1987-08-21 | 1989-03-02 | ||
| JPH0735404Y2 (ja) * | 1987-08-21 | 1995-08-09 | 関西日本電気株式会社 | 半導体装置 |
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