JPS61131271A - 誤り補正装置 - Google Patents
誤り補正装置Info
- Publication number
- JPS61131271A JPS61131271A JP25190084A JP25190084A JPS61131271A JP S61131271 A JPS61131271 A JP S61131271A JP 25190084 A JP25190084 A JP 25190084A JP 25190084 A JP25190084 A JP 25190084A JP S61131271 A JPS61131271 A JP S61131271A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- output
- error
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1876—Interpolating methods
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＰＣＢ音声のディジタル信号処理に係り、特に
連続誤りに対し有効に働く誤り補正装置に関する。
連続誤りに対し有効に働く誤り補正装置に関する。
従来の装置は、特開昭５４−９４３１０号に記載のよう
に、連続誤りを生じた場合でも、前段の正しい値から演
算補正して高品質々信号再生を可能としていた。しかし
、回路構成上の複雑さについて配慮されていながった。
に、連続誤りを生じた場合でも、前段の正しい値から演
算補正して高品質々信号再生を可能としていた。しかし
、回路構成上の複雑さについて配慮されていながった。
本発明の目的は、回路構成が簡単でかつ連続誤りに対し
て効果的々補間を行う誤り補正装置全提供することにあ
る。
て効果的々補間を行う誤り補正装置全提供することにあ
る。
本発明はｎ連続誤りに対し、連続誤りの１サンプル前の
正しいデータをル倍したデータと、連続誤りの１サンプ
ル後の正しいデータを加算し、その結果全路＋１で割る
ことにより、補正データ全生成することにある。
正しいデータをル倍したデータと、連続誤りの１サンプ
ル後の正しいデータを加算し、その結果全路＋１で割る
ことにより、補正データ全生成することにある。
連続したアナログ信号を一定間隔でサンプリングして得
られた不連続データ列から元の連続したアナログ信号を
再生する際に、データに誤りが存在した場合、この誤り
データを前後の正しいデータで補正する。例えばＡ、Ｂ
、Ｃのデータ列において、Ｂが誤っている場合、 Ａ
、 Ｃ’間を直線で結ぶ直線補間を行うと、補間データ
ＢｙはＢｌ−□で求号る。Ａ、Ｂ、Ｃ，Ｄのデーり列に
おいてＢ、Ｃが連続で誤っている場合、Ｄ−Ａ ２
Ａ＋Ｄ 補間データＢ′はＢ′＝Ａ十−＝）−で求才る。
られた不連続データ列から元の連続したアナログ信号を
再生する際に、データに誤りが存在した場合、この誤り
データを前後の正しいデータで補正する。例えばＡ、Ｂ
、Ｃのデータ列において、Ｂが誤っている場合、 Ａ
、 Ｃ’間を直線で結ぶ直線補間を行うと、補間データ
ＢｙはＢｌ−□で求号る。Ａ、Ｂ、Ｃ，Ｄのデーり列に
おいてＢ、Ｃが連続で誤っている場合、Ｄ−Ａ ２
Ａ＋Ｄ 補間データＢ′はＢ′＝Ａ十−＝）−で求才る。
寸だＣ′は′８で求まる。つづいてＡ 、Ｂ 、Ｃ。
Ｄ、Ｈのデータ列においてＢ 、 Ｃ、Ｉ）と３連続２
Ｗ＋Ｅ Ｃ’−４−Ｅ 様にｃ−／ ＝ −、Ｄ’＝下である。
Ｗ＋Ｅ Ｃ’−４−Ｅ 様にｃ−／ ＝ −、Ｄ’＝下である。
正しいデータＸとデータの間で、ル連続エラーを生じた
場合４ｒに続くエラーデータの補間値はニリｌ で求す
る。
場合４ｒに続くエラーデータの補間値はニリｌ で求す
る。
上記の手法をハード回路に置き替えたものが第１図に示
す補正回路である。
す補正回路である。
本発明の一実施例を第１図のプロ、ツク図により説明す
る。
る。
１は入力端子、２はラッチＡ、Ｂ、Ｃより構成される遅
延回路、３は遅延回路２のデータ誤りを入力とする誤り
判定回路、４は第１のデータセレクト回路、５はデータ
セレクト回路４の出力信号を入力とするう・ソチである
。う、ソチ５の出力が補正装置の出力６となる。７はラ
ッチ５の出力を入力とする乗算回路、８は乗算回路
□７とデータセレクト回路９の出力を入力とする加
勢−回路、９はう・ソチＡ、Ｂの出力を入力とするデー
タセレクト回路、１０は加算回路８の出力を入力とする
除算回路でデータセレクト回路４ヘデータを出力する。
延回路、３は遅延回路２のデータ誤りを入力とする誤り
判定回路、４は第１のデータセレクト回路、５はデータ
セレクト回路４の出力信号を入力とするう・ソチである
。う、ソチ５の出力が補正装置の出力６となる。７はラ
ッチ５の出力を入力とする乗算回路、８は乗算回路
□７とデータセレクト回路９の出力を入力とする加
勢−回路、９はう・ソチＡ、Ｂの出力を入力とするデー
タセレクト回路、１０は加算回路８の出力を入力とする
除算回路でデータセレクト回路４ヘデータを出力する。
誤り判定回路３は入力されるデータの誤りを判定し、そ
の結果によりデータセレクト回路４，９と乗算回路７と
除算回路１０を制御する。
の結果によりデータセレクト回路４，９と乗算回路７と
除算回路１０を制御する。
以下具体的動作について説明する。
まず入力されたデータに誤りがない場合、誤υ判定回路
３はラッチＡ、Ｂ、Ｃに含まれるエラーフラグを判定し
データセレクト回路４を制御してα側を選択し入力デー
タはラッチＡ、ＢＣ，Ｄと伝達される。
３はラッチＡ、Ｂ、Ｃに含まれるエラーフラグを判定し
データセレクト回路４を制御してα側を選択し入力デー
タはラッチＡ、ＢＣ，Ｄと伝達される。
入力されたデータに１エラーがあった場合について説明
する。この時入力されるデータをり。。
する。この時入力されるデータをり。。
Ｄ、 、Ｄ、 、Ｄ３．・・・であるとし、Ｄｌにエラ
ーを生じたとする。データが順次入力され、ラッチＡに
り、 、 ＢにＤ２．ＣＫＤｌ、Ｄに１）。が保持され
ると、誤り判定回路３はラッチＣのエラーフラグより１
エラーと判定する。その結果誤り判定回路３に制御され
てデータセレクト回路４はｂ側を選択し、データセレク
ト回路９はα側全選択し、除算回路１０の出力はα側の
ｉ割算色力を選択し、乗算回路７はり。を１倍した値全
出力する。加算回路８は乗算回路７の出力データＤ。と
ラッチＢのＤ２が入力されその結果り。＋Ｄ２を出力し
除算回出力が選択されているのでＤ０＋Ｄ２を出力する
。
ーを生じたとする。データが順次入力され、ラッチＡに
り、 、 ＢにＤ２．ＣＫＤｌ、Ｄに１）。が保持され
ると、誤り判定回路３はラッチＣのエラーフラグより１
エラーと判定する。その結果誤り判定回路３に制御され
てデータセレクト回路４はｂ側を選択し、データセレク
ト回路９はα側全選択し、除算回路１０の出力はα側の
ｉ割算色力を選択し、乗算回路７はり。を１倍した値全
出力する。加算回路８は乗算回路７の出力データＤ。と
ラッチＢのＤ２が入力されその結果り。＋Ｄ２を出力し
除算回出力が選択されているのでＤ０＋Ｄ２を出力する
。
データセレクト回路４はｂ側を選択しているのでラッチ
Ｄには除算回路１０の出力Ｄ０＋Ｄ、が入力される。こ
れにより誤りデータＤ１は前後のデータにより平均均補
間が行われる。
Ｄには除算回路１０の出力Ｄ０＋Ｄ、が入力される。こ
れにより誤りデータＤ１は前後のデータにより平均均補
間が行われる。
ラッチ内のデータ転送を第２図に示す。
また入力されたデータに２連続エラーがありた場合につ
いて説明する。入力されるデータＤ。１ＤＩ ＋Ｄ２
＋Ｄ３ ＋・・・の内１）Ｉ、Ｄ２に生じたとする。ラ
ッチＡにり、 、 ＢにＤ２．Ｃにり、 、 Ｄにり。
いて説明する。入力されるデータＤ。１ＤＩ ＋Ｄ２
＋Ｄ３ ＋・・・の内１）Ｉ、Ｄ２に生じたとする。ラ
ッチＡにり、 、 ＢにＤ２．Ｃにり、 、 Ｄにり。
が入力されると誤り判定回路３はう、ソチＡ、Ｂ、ｃ内
のエラーフラグより２連続エラーと判定する。その結果
誤り判定回路３に制御されてデータセレクト回路４はｂ
側を選択し、データセレクト回路９はｂ側、除算回路１
０はｂ側の７割算出力を選択し、乗算回路７はり。の２
倍の値を出力する。
のエラーフラグより２連続エラーと判定する。その結果
誤り判定回路３に制御されてデータセレクト回路４はｂ
側を選択し、データセレクト回路９はｂ側、除算回路１
０はｂ側の７割算出力を選択し、乗算回路７はり。の２
倍の値を出力する。
加算回路８には乗算回路７の出力２Ｄｏ とラッチＡの
Ｄ３が入力され２Ｄ。＋１Ｊ３が出力される。除算口は
２Ｄ０＋Ｄ３ となる。データセレクト回路４はｂ側
を選択しているのでラッチＤには除算回路１０の出力１
％１〜が入力される。これによりＤｌの直線補間が行わ
れる。Ｄ２の補間はり、が補正された後で補間するので
１エラーと見なせるので前述した平均値補間を補正した
ＤｌとＤ３で行う。その結果、第６．４図に示すように
２連続エラーに対しても直線補間が行える。
Ｄ３が入力され２Ｄ。＋１Ｊ３が出力される。除算口は
２Ｄ０＋Ｄ３ となる。データセレクト回路４はｂ側
を選択しているのでラッチＤには除算回路１０の出力１
％１〜が入力される。これによりＤｌの直線補間が行わ
れる。Ｄ２の補間はり、が補正された後で補間するので
１エラーと見なせるので前述した平均値補間を補正した
ＤｌとＤ３で行う。その結果、第６．４図に示すように
２連続エラーに対しても直線補間が行える。
第５図に本実施例で使用する除算回路１０の１／６割算
回路の回路図を示す。２１はルビ、ソトのシフトレジス
タ、２２は２ビツトのデータセレクタ、２３は２ビツト
のラッチ、２４はデコーダである。
回路の回路図を示す。２１はルビ、ソトのシフトレジス
タ、２２は２ビツトのデータセレクタ、２３は２ビツト
のラッチ、２４はデコーダである。
デコーダ２４の入出力は表の真理値表で表せ、Ｑ１出力
は１／３の除算結果を、Ｑ２およびＱ３は除算の余りを
出力する。
は１／３の除算結果を、Ｑ２およびＱ３は除算の余りを
出力する。
動作は加算回路８からのｎ＋２ビットの加算出力の内下
位ルビットがシフトレジスタ２１に取り込まれ、上位２
ビツトがラッチ２３に取り込１れる。
位ルビットがシフトレジスタ２１に取り込まれ、上位２
ビツトがラッチ２３に取り込１れる。
この内ラッチ２３の２ビ、ソトとシフトレジスタ２１の
最上位ビットの計３ビ、ソトがデコーダ２４に入力され
る。この入力によるデコーダ２４の出力Ｑ１はシフトレ
ジスタ２１のシリアル入力へ出力されシフトレジスタ２
１がシフトすると同時に取り込まれる。捷たデコーダ２
４の出力Ｑ、とＱ３はシフトレジスタ２１がシフトする
のと同時にラッチ２２に取り込まれる。この動作をル回
行うことにより一割算出力が得られる。このように本発
明の７割算回路はシフトレジスタなどのう、ソチや簡単
なデコーダで構成され、補間回路の回路増加が小さくで
きる。
最上位ビットの計３ビ、ソトがデコーダ２４に入力され
る。この入力によるデコーダ２４の出力Ｑ１はシフトレ
ジスタ２１のシリアル入力へ出力されシフトレジスタ２
１がシフトすると同時に取り込まれる。捷たデコーダ２
４の出力Ｑ、とＱ３はシフトレジスタ２１がシフトする
のと同時にラッチ２２に取り込まれる。この動作をル回
行うことにより一割算出力が得られる。このように本発
明の７割算回路はシフトレジスタなどのう、ソチや簡単
なデコーダで構成され、補間回路の回路増加が小さくで
きる。
第６図は４連続１で直線補間できる回路例である。遅延
回路２は５組のラッチを有し、データセレクト回路９は
遅延回路２の各ラッチの出力を選択できる。乗算回路７
は１倍から４倍まで選択できる。除算回路１０は７〜−
ｇｔで選択できる。詳細な動作説明は省くが前例と同様
に直線、平均値補間が可能である。この回路の応用とし
て、ル連続エラーに対しても同様の回路が構成されるこ
とは言うまでもない。
回路２は５組のラッチを有し、データセレクト回路９は
遅延回路２の各ラッチの出力を選択できる。乗算回路７
は１倍から４倍まで選択できる。除算回路１０は７〜−
ｇｔで選択できる。詳細な動作説明は省くが前例と同様
に直線、平均値補間が可能である。この回路の応用とし
て、ル連続エラーに対しても同様の回路が構成されるこ
とは言うまでもない。
また人力１から入力されるデータに誤りがあった場合、
そのデータを遅延回路２の初段のラッチに取シ込まずに
前置保持を行う。これによりル＋１以上の連続エラーに
対しては前置保持を行った後ル連続エラーの直線補間を
行う。
そのデータを遅延回路２の初段のラッチに取シ込まずに
前置保持を行う。これによりル＋１以上の連続エラーに
対しては前置保持を行った後ル連続エラーの直線補間を
行う。
本発明によれば１乗算回路、加算回路、除算回路のみで
連続誤りに対する直線補間装置を構成でき回路規模を小
さくできる効果がある。
連続誤りに対する直線補間装置を構成でき回路規模を小
さくできる効果がある。
第１図は本発明の実施例の回路図、第２図は本発明の１
エラーの時の平均値補間の動作を説明する図、第６図と
第４図は２連続エラーに対する直線補間動作を説明する
図、第５図はτ除算回路の回路図、第６図は４連続エラ
ーまでを直線補間する補正装置の回路図である。 １・・・入力 ２・・・遅延回路６・・・
誤り判定回路 ４・・・データセレクト回路 ５・・・ラッチ ６・・・出カフ・・・乗算
回路 ８・・・加算回路９・・・データセレク
ト回路 １０・・・除算回路
エラーの時の平均値補間の動作を説明する図、第６図と
第４図は２連続エラーに対する直線補間動作を説明する
図、第５図はτ除算回路の回路図、第６図は４連続エラ
ーまでを直線補間する補正装置の回路図である。 １・・・入力 ２・・・遅延回路６・・・
誤り判定回路 ４・・・データセレクト回路 ５・・・ラッチ ６・・・出カフ・・・乗算
回路 ８・・・加算回路９・・・データセレク
ト回路 １０・・・除算回路
Claims (1)
- 【特許請求の範囲】 １、ディジタルデータ列内の誤りデータを前後の正しい
データで補正処理する誤り補正装置において、再生ディ
ジタルデータを入力とし複数のラッチを直列に接続し各
ラッチに出力端子を設けた遅延回路と、入力データ列の
誤りの有無を判定する誤力判定回路と、データ出力端子
を有するデータラッチと、該データラッチの出力信号を
入力とするｍ倍回路と、該遅延回路の各出力を入力とす
る第１のデータセレクト回路と、該ｍ倍回路の出力及び
該第１のデータセレクト回路の出力を入力とする加算回
路と、該加算回路の出力信号を入力とする１／ｌ倍回路
と、該１／ｌ倍回路の出力及び該遅延回路の出力を入力
とし出力を該データラッチに入力する第２のデータセレ
クト回路を具備し、該誤り判定回路の出力により該第１
、第２セレクト回路、該乗算回路、該除算回路を制御す
ることを特徴とする誤り補正装置。 ２、特許請求範囲第１項において、該ｍ倍回路が該誤り
判定回路によってｎ連続誤りに対しｍ＝ｎに制御され、
該１／ｌ倍回路が該誤り判定回路によってｎ連続誤りに
対してｌ＝（ｎ＋１）に制御されることを特徴とする誤
り補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25190084A JPS61131271A (ja) | 1984-11-30 | 1984-11-30 | 誤り補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25190084A JPS61131271A (ja) | 1984-11-30 | 1984-11-30 | 誤り補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131271A true JPS61131271A (ja) | 1986-06-18 |
Family
ID=17229622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25190084A Pending JPS61131271A (ja) | 1984-11-30 | 1984-11-30 | 誤り補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02255446A (ja) * | 1989-03-28 | 1990-10-16 | Ricoh Co Ltd | 画像処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494310A (en) * | 1978-01-10 | 1979-07-26 | Toshiba Corp | Error correcting system |
| JPS5851322A (ja) * | 1981-09-22 | 1983-03-26 | Kansai Electric Power Co Inc:The | 静止形無効電力補償装置 |
| JPS598887A (ja) * | 1982-07-04 | 1984-01-18 | 不二サッシ株式会社 | サツシ先付工法に於ける型枠 |
-
1984
- 1984-11-30 JP JP25190084A patent/JPS61131271A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494310A (en) * | 1978-01-10 | 1979-07-26 | Toshiba Corp | Error correcting system |
| JPS5851322A (ja) * | 1981-09-22 | 1983-03-26 | Kansai Electric Power Co Inc:The | 静止形無効電力補償装置 |
| JPS598887A (ja) * | 1982-07-04 | 1984-01-18 | 不二サッシ株式会社 | サツシ先付工法に於ける型枠 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02255446A (ja) * | 1989-03-28 | 1990-10-16 | Ricoh Co Ltd | 画像処理装置 |
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