JP2002176628A - 画像変換装置 - Google Patents
画像変換装置Info
- Publication number
- JP2002176628A JP2002176628A JP2000373477A JP2000373477A JP2002176628A JP 2002176628 A JP2002176628 A JP 2002176628A JP 2000373477 A JP2000373477 A JP 2000373477A JP 2000373477 A JP2000373477 A JP 2000373477A JP 2002176628 A JP2002176628 A JP 2002176628A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- data
- value
- circuit
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】ゲート規模が小さく動作スピードの早い画像変
換装置を提供する。 【解決手段】新たな画素の画素値を決定するための元の
各画素の画素値を各々ＬＳＢ方向にシフトさせる複数の
シフト回路と、前記複数のシフト回路の出力を選択する
ゲート回路と、前記ゲート回路の出力を加算する加算回
路と、前記ゲート回路における前記シフト回路の出力を
制御する制御回路とを有し、制御回路は、新たな画素ご
とに、当該画素と、当該画素の画素値を決定するために
参照する元の各画素との距離を検出し、前記距離に基づ
いて前記各元の画素ごとの係数を検出し、当該係数が当
該画素の画素値をシフトさせた値の加算値となるような
各シフトさせた値を検出し、当該検出された各シフトさ
せた値に対応する前記ゲート回路が、前記シフト回路の
出力を有効に出力するように前記ゲート回路の制御を行
う。
換装置を提供する。 【解決手段】新たな画素の画素値を決定するための元の
各画素の画素値を各々ＬＳＢ方向にシフトさせる複数の
シフト回路と、前記複数のシフト回路の出力を選択する
ゲート回路と、前記ゲート回路の出力を加算する加算回
路と、前記ゲート回路における前記シフト回路の出力を
制御する制御回路とを有し、制御回路は、新たな画素ご
とに、当該画素と、当該画素の画素値を決定するために
参照する元の各画素との距離を検出し、前記距離に基づ
いて前記各元の画素ごとの係数を検出し、当該係数が当
該画素の画素値をシフトさせた値の加算値となるような
各シフトさせた値を検出し、当該検出された各シフトさ
せた値に対応する前記ゲート回路が、前記シフト回路の
出力を有効に出力するように前記ゲート回路の制御を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号のフォー
マットを変更する際などに用いて好適な、画像信号変換
方法に関する。
マットを変更する際などに用いて好適な、画像信号変換
方法に関する。
【０００２】
【従来の技術】画像信号のフォーマットには、日本や米
国などのテレビジョン信号として使用されているＮＴＳ
Ｃ、ヨーロッパなどにおいてテレビジョン信号として使
用されているＰＡＬ、コンピュータビットマップディス
プレイ用の信号として規定されていたＶＧＡなど種々の
フォーマットがあるが、最近の表示装置や画像処理装置
においては、それら複数の信号に対応できるような構成
となっているものが多い。
国などのテレビジョン信号として使用されているＮＴＳ
Ｃ、ヨーロッパなどにおいてテレビジョン信号として使
用されているＰＡＬ、コンピュータビットマップディス
プレイ用の信号として規定されていたＶＧＡなど種々の
フォーマットがあるが、最近の表示装置や画像処理装置
においては、それら複数の信号に対応できるような構成
となっているものが多い。
【０００３】そのような複数の信号に対応する装置にお
いては、通常、入力される種々のフォーマットの信号を
その装置内部で主に処理対象としている特定の信号に変
換して処理を行なったり、その装置内部で主に処理対象
としている特定の信号を要求される種々のフォーマット
に変換して出力するというような、フォーマット変換の
処理を行なっている。そしてそのようなフォーマット変
換の処理の中の１つの処理として、各フォーマットごと
に画像の画素構成、すなわち画素数が異なっている場合
にこれを変換する画素数変換（以後、画像変換と言う）
の処理がある。
いては、通常、入力される種々のフォーマットの信号を
その装置内部で主に処理対象としている特定の信号に変
換して処理を行なったり、その装置内部で主に処理対象
としている特定の信号を要求される種々のフォーマット
に変換して出力するというような、フォーマット変換の
処理を行なっている。そしてそのようなフォーマット変
換の処理の中の１つの処理として、各フォーマットごと
に画像の画素構成、すなわち画素数が異なっている場合
にこれを変換する画素数変換（以後、画像変換と言う）
の処理がある。
【０００４】従来の、画像変換の処理について、ＮＴＳ
Ｃ信号をＶＧＡ信号に変換する場合を例にして、図１０
〜図１３を参照して説明する。なお、この時の画像信号
は、Ｙ：Ｃｂ：Ｃｒ＝４：１：１とするが、以下の説明
では輝度信号Ｙのみの処理を説明する。
Ｃ信号をＶＧＡ信号に変換する場合を例にして、図１０
〜図１３を参照して説明する。なお、この時の画像信号
は、Ｙ：Ｃｂ：Ｃｒ＝４：１：１とするが、以下の説明
では輝度信号Ｙのみの処理を説明する。
【０００５】図１０は、ＮＴＳＣ信号からＶＧＡ信号へ
のデータ補間を説明するための図である。また、図１１
は、図１０の部分拡大図である。図１０に示すように、
ＮＴＳＣデータは、画素Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ
４，Ｓ５，Ｓ６，Ｓ７・・・が順に入力され、この時の
対応するＶＧＡデータは、画素Ａ０，Ａ１，Ａ２，Ａ
３，Ａ４，Ａ５，Ａ６，Ａ７・・・となる。ＮＴＳＣ信
号ととＶＧＡ信号の水平方向のデータレートは、それぞ
れ７２０画素、６４０画素なので変換率は、式（１）の
ように１．１２５となる。
のデータ補間を説明するための図である。また、図１１
は、図１０の部分拡大図である。図１０に示すように、
ＮＴＳＣデータは、画素Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ
４，Ｓ５，Ｓ６，Ｓ７・・・が順に入力され、この時の
対応するＶＧＡデータは、画素Ａ０，Ａ１，Ａ２，Ａ
３，Ａ４，Ａ５，Ａ６，Ａ７・・・となる。ＮＴＳＣ信
号ととＶＧＡ信号の水平方向のデータレートは、それぞ
れ７２０画素、６４０画素なので変換率は、式（１）の
ように１．１２５となる。
【０００６】
【数１】 ７２０（ＮＴＳＣ）／６４０（ＶＧＡ）＝１．１２５ …（１）
【０００７】図１１に示すように、ＮＴＳＣ信号のポイ
ントの間隔（Ｓ０−Ｓ１間）を１と考えた時、ＶＧＡ信
号の間隔（Ａ０−Ａ１，Ａ１−Ａ２，Ａ２−…）は、
１．１２５になる。したがって、ＶＧＡ信号のＡ０から
のそれぞれの距離は、０，１．１２５，２．２５，３．
３７５，４．５，５．６２５，６．７５，７．８７５，
９．００，１０．１２５・・・となり、９サンプルごと
ＮＴＳＣ信号とそろう。
ントの間隔（Ｓ０−Ｓ１間）を１と考えた時、ＶＧＡ信
号の間隔（Ａ０−Ａ１，Ａ１−Ａ２，Ａ２−…）は、
１．１２５になる。したがって、ＶＧＡ信号のＡ０から
のそれぞれの距離は、０，１．１２５，２．２５，３．
３７５，４．５，５．６２５，６．７５，７．８７５，
９．００，１０．１２５・・・となり、９サンプルごと
ＮＴＳＣ信号とそろう。
【０００８】データ変換を行なう場合のそれぞれのＶＧ
Ａ値は、ＮＴＳＣ値（Ｓ０，Ｓ１，Ｓ２・・・）からの
距離の比率から求められる。画素Ａ１の画素値の計算式
について説明すると、ＮＴＳＣの１サンプルごとの間隔
を１として考えると、ＶＧＡの１サンプルの間隔は、
１．１２５になるので、Ｓ１，Ｓ２から見たＡ1 の距離
は０．１２５および０．８７５となる。Ｓ２＞Ｓ１、Ａ
１＝Ｓ１＋ｘと仮定すると、式（２）の関係が成り立
ち、
Ａ値は、ＮＴＳＣ値（Ｓ０，Ｓ１，Ｓ２・・・）からの
距離の比率から求められる。画素Ａ１の画素値の計算式
について説明すると、ＮＴＳＣの１サンプルごとの間隔
を１として考えると、ＶＧＡの１サンプルの間隔は、
１．１２５になるので、Ｓ１，Ｓ２から見たＡ1 の距離
は０．１２５および０．８７５となる。Ｓ２＞Ｓ１、Ａ
１＝Ｓ１＋ｘと仮定すると、式（２）の関係が成り立
ち、
【０００９】
【数２】 ｘ：（Ｓ２−Ｓ１）＝０．１２５：１ ｘ＝０．１２５×（Ｓ２−Ｓ１） …（２）
【００１０】式（２）を、Ａ１＝Ｓ１＋ｘに代入する
と、式（３）となり、画素Ａ１の値が求められる。
と、式（３）となり、画素Ａ１の値が求められる。
【００１１】
【数３】 Ａ１＝Ｓ１＋０．１２５×（Ｓ２−Ｓ１） ＝０．８７５×Ｓ１＋０．１２５×Ｓ２ …（３）
【００１２】他のＡ２〜Ａ７も同様にして求めることが
できる。その求めた結果を図１２に示す。
できる。その求めた結果を図１２に示す。
【００１３】また、このようにして画素値を求める回路
を図１３に示す。図１３に示す画素値変換回路９０にお
いては、データは１クロック１データなので、ラッチ９
１、９２により入力Ｙinを２段ラッチして、１段目のラ
ッチ９１の出力Ａと、２段目のラッチ９２の出力Ｂのデ
ータで補間を行うようにしている。すなわち、１段目の
ラッチ９１の出力Ａに対して乗算器９４において、ま
た、２段目のラッチ９２の出力Ｂに対して乗算器９３に
おいて、おのおのセレクタ９６、９７で選択された図１
２の計算式の比率を掛け、その結果を加算器９４におい
て足すことで補間後のデータを求めることができる。
を図１３に示す。図１３に示す画素値変換回路９０にお
いては、データは１クロック１データなので、ラッチ９
１、９２により入力Ｙinを２段ラッチして、１段目のラ
ッチ９１の出力Ａと、２段目のラッチ９２の出力Ｂのデ
ータで補間を行うようにしている。すなわち、１段目の
ラッチ９１の出力Ａに対して乗算器９４において、ま
た、２段目のラッチ９２の出力Ｂに対して乗算器９３に
おいて、おのおのセレクタ９６、９７で選択された図１
２の計算式の比率を掛け、その結果を加算器９４におい
て足すことで補間後のデータを求めることができる。
【００１４】具体的には、例えば、Ｓ３＝７５、Ｓ４＝
６１とし、Ａ３のポイントの計算を行うとすると、入力
の順番からラッチ９１，９２の出力Ａ、ＢはそれぞれＡ
＝６１、Ｂ＝７５となる。セレクタ９６，９７の出力
は、ｓｅｌ１＝０．６２５，ｓｅｌ２＝０．３７５が選
ばれ、乗算器９３、９４で乗算した結果、ｍｐｙ１＝Ａ
×ｓｅｌ２＝２２．８７５、ｍｐｙ２＝Ｂ×ｓｅｌ１＝
４６．８７５となり、２つを加算器９５で加算し、小数
点以下切り捨てると、出力は６９になる。
６１とし、Ａ３のポイントの計算を行うとすると、入力
の順番からラッチ９１，９２の出力Ａ、ＢはそれぞれＡ
＝６１、Ｂ＝７５となる。セレクタ９６，９７の出力
は、ｓｅｌ１＝０．６２５，ｓｅｌ２＝０．３７５が選
ばれ、乗算器９３、９４で乗算した結果、ｍｐｙ１＝Ａ
×ｓｅｌ２＝２２．８７５、ｍｐｙ２＝Ｂ×ｓｅｌ１＝
４６．８７５となり、２つを加算器９５で加算し、小数
点以下切り捨てると、出力は６９になる。
【００１５】
【発明が解決しようとする課題】しかしながら、図１３
に回路構成を示したような従来の変換方法は、乗算器と
加算器の２段構成になるため、ゲート規模が大きくなっ
てしまうという問題がある。またその結果、回路の動作
スピードが遅くなるという問題もあった。
に回路構成を示したような従来の変換方法は、乗算器と
加算器の２段構成になるため、ゲート規模が大きくなっ
てしまうという問題がある。またその結果、回路の動作
スピードが遅くなるという問題もあった。
【００１６】したがって本発明の目的は、ゲート規模が
小さく、より動作スピードの早い画像変換装置を提供す
ることにある。
小さく、より動作スピードの早い画像変換装置を提供す
ることにある。
【００１７】
【課題を解決するための手段】前記課題を解決するため
に、本発明に係る画像変換装置は、所定の画素配置の画
像データを、新たな画素配置の画像データに変換する装
置であって、新たな画素の画素値を決定するために参照
する元の各画素の画素値を、１ビットから所定ビットま
で各々ＬＳＢ方向にシフトさせる複数のシフト回路と、
前記複数のシフト回路の出力を選択するゲート回路と、
前記ゲート回路の出力を加算する加算回路と、前記ゲー
ト回路における前記シフト回路の出力を制御する制御回
路とを有する画像変換装置であって、前記制御回路は、
新たな画素ごとに、当該画素と、当該画素の画素値を決
定するために参照する前記元の各画素との距離を検出
し、前記距離に基づいて前記各元の画素ごとの係数を検
出し、当該係数が当該画素の画素値をシフトさせた値の
加算値となるような各シフトさせた値を検出し、当該検
出された各シフトさせた値に対応する前記ゲート回路
が、前記シフト回路の出力を有効に前記加算回路に出力
するように前記ゲート回路の制御を行う。
に、本発明に係る画像変換装置は、所定の画素配置の画
像データを、新たな画素配置の画像データに変換する装
置であって、新たな画素の画素値を決定するために参照
する元の各画素の画素値を、１ビットから所定ビットま
で各々ＬＳＢ方向にシフトさせる複数のシフト回路と、
前記複数のシフト回路の出力を選択するゲート回路と、
前記ゲート回路の出力を加算する加算回路と、前記ゲー
ト回路における前記シフト回路の出力を制御する制御回
路とを有する画像変換装置であって、前記制御回路は、
新たな画素ごとに、当該画素と、当該画素の画素値を決
定するために参照する前記元の各画素との距離を検出
し、前記距離に基づいて前記各元の画素ごとの係数を検
出し、当該係数が当該画素の画素値をシフトさせた値の
加算値となるような各シフトさせた値を検出し、当該検
出された各シフトさせた値に対応する前記ゲート回路
が、前記シフト回路の出力を有効に前記加算回路に出力
するように前記ゲート回路の制御を行う。
【００１８】特定的には、順次入力される画素データの
最新の２画素のデータを記憶する記憶手段をさらに有
し、前記シフト回路は、前記記憶手段に記憶されている
前記２画素のデータを、前記新たな画素の画素値を決定
するために参照する元の各画素の画素値のデータとして
前記シフトを行う。
最新の２画素のデータを記憶する記憶手段をさらに有
し、前記シフト回路は、前記記憶手段に記憶されている
前記２画素のデータを、前記新たな画素の画素値を決定
するために参照する元の各画素の画素値のデータとして
前記シフトを行う。
【００１９】また特定的には、順次入力される１ライン
ごとの画素データを記憶する第１の記憶手段と、１ライ
ン分の画素データを記憶し、前記第１の記憶手段に記憶
されている画素データの１ライン前の対応する画素の画
素データを出力する第２の記憶手段とをさらに有し、前
記シフト回路は、前記第１の記憶手段に記憶されている
画素のデータおよび前記第２の記憶手段より出力される
画素データを、前記新たな画素の画素値を決定するため
に参照する元の各画素の画素値のデータとして前記シフ
トを行う。
ごとの画素データを記憶する第１の記憶手段と、１ライ
ン分の画素データを記憶し、前記第１の記憶手段に記憶
されている画素データの１ライン前の対応する画素の画
素データを出力する第２の記憶手段とをさらに有し、前
記シフト回路は、前記第１の記憶手段に記憶されている
画素のデータおよび前記第２の記憶手段より出力される
画素データを、前記新たな画素の画素値を決定するため
に参照する元の各画素の画素値のデータとして前記シフ
トを行う。
【００２０】
【発明の実施の形態】第１の実施の形態 本発明の第１の実施の形態を図１〜図３を参照して説明
する。従来は、画像変換を行うのに、乗算器と加算器の
２段で回路を構成していたが、本発明においては、補間
するデータのビットシフトした値を比率に乗じて加算す
ることで、乗算器を使用せずに、画像変換を行うように
している。
する。従来は、画像変換を行うのに、乗算器と加算器の
２段で回路を構成していたが、本発明においては、補間
するデータのビットシフトした値を比率に乗じて加算す
ることで、乗算器を使用せずに、画像変換を行うように
している。
【００２１】まず、ＮＴＳＣ信号（７２０Ｈ）からＶＧ
Ａ信号（６４０Ｈ）へ画素を変換する場合について第１
の実施の形態として説明する。この場合の計算式は、図
１２に示したものと同じである。仮に、画素Ａ３（＝
０．６２５×Ｓ３＋０．３７５×Ｓ４）を計算するの
に、変換係数の”０．６２５”を０．５と０．１２５
に、”０．３７５”を０．２５と０．１２５に分割する
と上式は式（４）のようになる。
Ａ信号（６４０Ｈ）へ画素を変換する場合について第１
の実施の形態として説明する。この場合の計算式は、図
１２に示したものと同じである。仮に、画素Ａ３（＝
０．６２５×Ｓ３＋０．３７５×Ｓ４）を計算するの
に、変換係数の”０．６２５”を０．５と０．１２５
に、”０．３７５”を０．２５と０．１２５に分割する
と上式は式（４）のようになる。
【００２２】
【数４】 Ａ３＝（０．５＋０．１２５）×Ｓ３＋（０．２５＋０．１２５）×Ｓ４ ＝０．５×Ｓ３＋０．１２５×Ｓ３＋０．２５×Ｓ４＋０．１２５×Ｓ４ …（４）
【００２３】そして、式（４）のそれぞれの項は、次の
ように考えることができる。 ０．５×Ｓ３ ：Ｓ３を１ビットシフトしたもの ０．１２５×Ｓ３：Ｓ３を３ビットシフトしたもの ０．２５×Ｓ４ ：Ｓ４を２ビットシフトしたもの ０．１２５×Ｓ４：Ｓ４を３ビットシフトしたもの
ように考えることができる。 ０．５×Ｓ３ ：Ｓ３を１ビットシフトしたもの ０．１２５×Ｓ３：Ｓ３を３ビットシフトしたもの ０．２５×Ｓ４ ：Ｓ４を２ビットシフトしたもの ０．１２５×Ｓ４：Ｓ４を３ビットシフトしたもの
【００２４】したがって、式（４）は上の４つの項を加
算したもので計算することができる。具体的にＳ３＝７
５，Ｓ４＝６１としたときの画素Ａ３の計算を行うと、
Ｓ３＝７５は（１００１０１１）2 、Ｓ４＝６１は（１
１１１０１）2 で、設計誤差を小さくするために３ｂｉ
ｔ分ビット拡張を行うと、式（５）のようになる。
算したもので計算することができる。具体的にＳ３＝７
５，Ｓ４＝６１としたときの画素Ａ３の計算を行うと、
Ｓ３＝７５は（１００１０１１）2 、Ｓ４＝６１は（１
１１１０１）2 で、設計誤差を小さくするために３ｂｉ
ｔ分ビット拡張を行うと、式（５）のようになる。
【００２５】
【数５】 Ｓ３×８＝（１００１０１１０００）2 Ｓ４×８＝（１１１１０１０００）2 …（５）
【００２６】そして各項の値は、式（６）のようにな
る。
る。
【００２７】
【数６】 ０．５×Ｓ３×８＝（１００１０１１００）2 、 ０．１２５×Ｓ３×８＝（１００１０１１）2 、 ０．２５×Ｓ４×８＝（１１１１０１０）2 、 ０．１２５×Ｓ４×８＝（１１１１０１）2 …（６）
【００２８】それぞれの値を式（４）に代入すると、式
（７）のように計算することができ、
（７）のように計算することができ、
【００２９】
【数７】 Ａ３×８＝（１００１０１１００）2 ＋（１００１０１１）2 ＋（１１１１０１０）2 ＋（１１１１０１）2 ＝（１０００１０１１１０）2 ＝ ５５８ …（７）
【００３０】その結果、Ａ３＝６９．７５という値がえ
られ、小数点以下を切り捨てにするとＡ３＝６９にな
る。
られ、小数点以下を切り捨てにするとＡ３＝６９にな
る。
【００３１】このようにして、他のポイントについても
計算することができる。各ポイントのデータシフトの対
応を図１に示す。
計算することができる。各ポイントのデータシフトの対
応を図１に示す。
【００３２】このような処理を実行する画像変換回路の
構成を図２に示す。図２は、図１をもとに変換比率の乗
算をデータシフトで構成し、加算器をＯＮ、ＯＦＦする
信号Ｓ１〜Ｓ７を切り替えて、それぞれのポイントの計
算を行う回路の構成を示す図である。図２に示す画素値
変換回路１０においては、データは１クロック１データ
なので、ラッチ１１、１２により入力Ｙinを２段ラッチ
して、１段目のラッチ１１の出力Ａと、２段目のラッチ
１２の出力Ｂのデータで補間するようにしている。そし
て、１段目のラッチ１１の出力Ａを１ビットずつシフト
した信号を３種類、すなわち、１ビットシフトさせた信
号、２ビットシフトさせた信号および３ビットシフトさ
せた信号を生成し、各々その出力が制御されるＡＮＤ素
子群１３に入力される。これらの各ＡＮＤ素子１３に、
図１に示したテーブルに基づく制御信号が入力され、各
シフトデータの出力が制御される。
構成を図２に示す。図２は、図１をもとに変換比率の乗
算をデータシフトで構成し、加算器をＯＮ、ＯＦＦする
信号Ｓ１〜Ｓ７を切り替えて、それぞれのポイントの計
算を行う回路の構成を示す図である。図２に示す画素値
変換回路１０においては、データは１クロック１データ
なので、ラッチ１１、１２により入力Ｙinを２段ラッチ
して、１段目のラッチ１１の出力Ａと、２段目のラッチ
１２の出力Ｂのデータで補間するようにしている。そし
て、１段目のラッチ１１の出力Ａを１ビットずつシフト
した信号を３種類、すなわち、１ビットシフトさせた信
号、２ビットシフトさせた信号および３ビットシフトさ
せた信号を生成し、各々その出力が制御されるＡＮＤ素
子群１３に入力される。これらの各ＡＮＤ素子１３に、
図１に示したテーブルに基づく制御信号が入力され、各
シフトデータの出力が制御される。
【００３３】また、２段目のラッチ１２の出力Ｂおよび
それを１ビットずつシフトした信号を３種類、すなわ
ち、１ビットシフトさせた信号、２ビットシフトさせた
信号および３ビットシフトさせた信号を生成し、各々そ
の出力が制御されるＡＮＤ素子群１４に入力される。こ
れらの各ＡＮＤ素子１４に、図１に示したテーブルに基
づく制御信号が入力され、各シフトデータの出力が制御
される。そして、これら各ＡＮＤ素子群１３およびＡＮ
Ｄ素子群１４の出力が、加算器１５において順に加算さ
れ、補間後のデータが求められる。
それを１ビットずつシフトした信号を３種類、すなわ
ち、１ビットシフトさせた信号、２ビットシフトさせた
信号および３ビットシフトさせた信号を生成し、各々そ
の出力が制御されるＡＮＤ素子群１４に入力される。こ
れらの各ＡＮＤ素子１４に、図１に示したテーブルに基
づく制御信号が入力され、各シフトデータの出力が制御
される。そして、これら各ＡＮＤ素子群１３およびＡＮ
Ｄ素子群１４の出力が、加算器１５において順に加算さ
れ、補間後のデータが求められる。
【００３４】このような画素値変換回路１０の動作を、
図３に示す。図３は、ポイントごとの信号Ｓ１〜Ｓ７の
ＯＮ、ＯＦＦの状態から出力までのタイミングチャート
である。例えば、Ｓ３＝７５，Ｓ４＝６１としたときの
画素Ａ３の値を求めると、図１から、図２の信号Ｓ１〜
Ｓ７は、Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｈとなり、Ｓ３を３
ｂｉｔ拡張した値の１ｂｉｔシフトと３ｂｉｔシフト、
Ｓ４を３ｂｉｔ拡張した値の２ｂｉｔシフトと３ｂｉｔ
シフトしたものが加算される。他のシフトデータはＬと
ＡＮＤされ０になる。その結果、加算された結果は、Ａ
３＝６９となる。
図３に示す。図３は、ポイントごとの信号Ｓ１〜Ｓ７の
ＯＮ、ＯＦＦの状態から出力までのタイミングチャート
である。例えば、Ｓ３＝７５，Ｓ４＝６１としたときの
画素Ａ３の値を求めると、図１から、図２の信号Ｓ１〜
Ｓ７は、Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｈとなり、Ｓ３を３
ｂｉｔ拡張した値の１ｂｉｔシフトと３ｂｉｔシフト、
Ｓ４を３ｂｉｔ拡張した値の２ｂｉｔシフトと３ｂｉｔ
シフトしたものが加算される。他のシフトデータはＬと
ＡＮＤされ０になる。その結果、加算された結果は、Ａ
３＝６９となる。
【００３５】このように、画素値変換回路１０における
画素変換結果は、これまでの乗算器を用いた装置と同じ
結果がえられ、データシフトの方法でも問題ないことが
わかる。そして、乗算器を使わず、シフト演算で構成し
た画像変換回路は、従来の変換回路にくらべて、大幅な
ゲート削減およびゲート削減による動作スピード向上が
可能となる。
画素変換結果は、これまでの乗算器を用いた装置と同じ
結果がえられ、データシフトの方法でも問題ないことが
わかる。そして、乗算器を使わず、シフト演算で構成し
た画像変換回路は、従来の変換回路にくらべて、大幅な
ゲート削減およびゲート削減による動作スピード向上が
可能となる。
【００３６】第２の実施の形態 第１の実施の形態では、ＮＴＳＣ信号（７２０Ｈ）から
ＶＧＡ信号（６４０Ｈ）への画像変換について述べた
が、第２の実施の形態においては、ＶＧＡ信号（６４０
Ｈ）からＮＴＳＣ信号（７２０Ｈ）への画像変換につい
て説明する。
ＶＧＡ信号（６４０Ｈ）への画像変換について述べた
が、第２の実施の形態においては、ＶＧＡ信号（６４０
Ｈ）からＮＴＳＣ信号（７２０Ｈ）への画像変換につい
て説明する。
【００３７】この場合、変換比率は、６４０／７２０＝
０．８８８８…になり、補間イメージは図４のようにな
る。すなわち、ＶＧＡのポイント間隔（Ｓ１−Ｓ２間）
を１とした時、Ａ０から各ポイントまでの距離は、０，
０．８８８８，１．７７７７，２．６６６６，３．５５
５５，４．４４４４，５．３３３３，６．２２２２，
７．１１１１，７．９９９９（＝８．０）となり、９サ
ンプルでＶＧＡデータとそろう。変換比率が無限小数に
なってしまうため、実際の補間係数は１から８ｂｉｔシ
フトによる近似値を使用する。
０．８８８８…になり、補間イメージは図４のようにな
る。すなわち、ＶＧＡのポイント間隔（Ｓ１−Ｓ２間）
を１とした時、Ａ０から各ポイントまでの距離は、０，
０．８８８８，１．７７７７，２．６６６６，３．５５
５５，４．４４４４，５．３３３３，６．２２２２，
７．１１１１，７．９９９９（＝８．０）となり、９サ
ンプルでＶＧＡデータとそろう。変換比率が無限小数に
なってしまうため、実際の補間係数は１から８ｂｉｔシ
フトによる近似値を使用する。
【００３８】それぞれのポイントの画像変換の計算式に
ついて、従来技術のところで計算した方法で求めると、
図５（Ａ）のようになる。またその補間係数に対するシ
フトｂｉｔ数の対応は、図５（Ｂ）のようになる。
ついて、従来技術のところで計算した方法で求めると、
図５（Ａ）のようになる。またその補間係数に対するシ
フトｂｉｔ数の対応は、図５（Ｂ）のようになる。
【００３９】例えばＳ５＝３６、Ｓ６＝７５として、画
素値Ａ６を計算すると、図５の計算式より、式（８）の
ようになる。
素値Ａ６を計算すると、図５の計算式より、式（８）の
ようになる。
【００４０】
【数８】 Ａ６＝０．６６６６×Ｓ５＋０．３３３３×Ｓ６より ＝０．６６６６×３６＋０．３３３３×７５ ＝４９．０ …（８）
【００４１】次に、シフトｂｉｔ数対応表から、０．６
６６６と０．３３３３のところを確認すると、 ０．６６６６：１，３，５，７ｂｉｔシフト加算 ０．３３３３：２，４，６，８ｂｉｔシフト加算 なので、Ｓ５＝（００１００１００）2 、Ｓ６＝（０１
００１０１１）2 で、計算誤差を小さくするために下位
２ビット拡張しビットシフトと加算を行うと、Ｓ５＝＞
（００１００１００００）2 、Ｓ６＝＞（０１００１０
１１００）2 より式（９）のようになる。
６６６と０．３３３３のところを確認すると、 ０．６６６６：１，３，５，７ｂｉｔシフト加算 ０．３３３３：２，４，６，８ｂｉｔシフト加算 なので、Ｓ５＝（００１００１００）2 、Ｓ６＝（０１
００１０１１）2 で、計算誤差を小さくするために下位
２ビット拡張しビットシフトと加算を行うと、Ｓ５＝＞
（００１００１００００）2 、Ｓ６＝＞（０１００１０
１１００）2 より式（９）のようになる。
【００４２】
【数９】 Ａ６×４＝（００１００１０００）2 ＋（００１００１０）2 ＋（００１００）2 ＋（０１）2 ＋（０１００１０１１）2 ＋（０１００１０）2 ＋（０１００）2 ＋（０１）2 ＝（００１１０００００１）2 Ａ６＝（００１１００００）2 ＝４８ …（９）
【００４３】これは、乗算で求めた結果と異なってしま
ったが、補間係数の誤差とシフトした際の切り捨て部分
の値が誤差になっていると考えられる。しかし、この程
度の誤差は何ら問題ない。
ったが、補間係数の誤差とシフトした際の切り捨て部分
の値が誤差になっていると考えられる。しかし、この程
度の誤差は何ら問題ない。
【００４４】図６に、ＶＧＡからＮＴＳＣへの画像変換
回路を示す、１〜８ビットシフトまでのＯＮ、ＯＦＦす
るＡＮＤが入り、その結果を加算することで実現するこ
とができる。図６に示す画素値変換回路２０において
は、データは１クロック１データなので、ラッチ２１、
２２により入力Ｙinを２段ラッチして、１段目のラッチ
２１の出力Ａと、２段目のラッチ２２の出力Ｂのデータ
で補間するようにしている。そして、１段目のラッチ２
１の出力Ａを１ビットずつシフトした信号を８種類、す
なわち、１ビット〜７ビットシフトさせた信号を生成
し、各々その出力が制御されるＡＮＤ素子群２３に入力
される。これらの各ＡＮＤ素子２３に、図５に示したテ
ーブルに基づく制御信号が入力され、各シフトデータの
出力が制御される。
回路を示す、１〜８ビットシフトまでのＯＮ、ＯＦＦす
るＡＮＤが入り、その結果を加算することで実現するこ
とができる。図６に示す画素値変換回路２０において
は、データは１クロック１データなので、ラッチ２１、
２２により入力Ｙinを２段ラッチして、１段目のラッチ
２１の出力Ａと、２段目のラッチ２２の出力Ｂのデータ
で補間するようにしている。そして、１段目のラッチ２
１の出力Ａを１ビットずつシフトした信号を８種類、す
なわち、１ビット〜７ビットシフトさせた信号を生成
し、各々その出力が制御されるＡＮＤ素子群２３に入力
される。これらの各ＡＮＤ素子２３に、図５に示したテ
ーブルに基づく制御信号が入力され、各シフトデータの
出力が制御される。
【００４５】また、２段目のラッチ２２の出力Ｂおよび
それを１ビットずつシフトした信号を７種類、すなわ
ち、１ビットシフト〜７ビットシフトさせた信号を生成
し、各々その出力が制御されるＡＮＤ素子群２４に入力
される。これらの各ＡＮＤ素子２４に、図５に示したテ
ーブルに基づく制御信号が入力され、各シフトデータの
出力が制御される。そして、これら各ＡＮＤ素子群２３
およびＡＮＤ素子群２４の出力が、加算器２５において
順に加算され、補間後のデータが求められる。このよう
に、本発明はＶＧＡ信号（６４０Ｈ）からＮＴＳＣ信号
（７２０Ｈ）への画像変換についても適応可能である。
それを１ビットずつシフトした信号を７種類、すなわ
ち、１ビットシフト〜７ビットシフトさせた信号を生成
し、各々その出力が制御されるＡＮＤ素子群２４に入力
される。これらの各ＡＮＤ素子２４に、図５に示したテ
ーブルに基づく制御信号が入力され、各シフトデータの
出力が制御される。そして、これら各ＡＮＤ素子群２３
およびＡＮＤ素子群２４の出力が、加算器２５において
順に加算され、補間後のデータが求められる。このよう
に、本発明はＶＧＡ信号（６４０Ｈ）からＮＴＳＣ信号
（７２０Ｈ）への画像変換についても適応可能である。
【００４６】第３の実施の形態 次にＶＧＡ（６４０×４８０）から、ＰＡＬ（ＤＶ）
（７２０×５７６）の画像変換について第３の実施の形
態として説明する。このＶＧＡからＰＡＬの変換につい
てもＮＴＳＣとＶＧＡ同様に、乗算器を使わず、データ
シフトした値の加算によって変換回路を構成することが
できる。ＶＧＡとＰＡＬの場合、横方向・縦方向の両方
で変換が必要だが、横方向の変換についてはＮＴＳＣの
例と同じなので、ここでは縦方向の変換について説明す
る。
（７２０×５７６）の画像変換について第３の実施の形
態として説明する。このＶＧＡからＰＡＬの変換につい
てもＮＴＳＣとＶＧＡ同様に、乗算器を使わず、データ
シフトした値の加算によって変換回路を構成することが
できる。ＶＧＡとＰＡＬの場合、横方向・縦方向の両方
で変換が必要だが、横方向の変換についてはＮＴＳＣの
例と同じなので、ここでは縦方向の変換について説明す
る。
【００４７】この変換の補間イメージを図７に示す。変
換する方向が垂直方向の場合、１ライン分のデータをメ
モリ等で蓄積しておく必要がある。そして１ライン前の
データと補間することによって変換することができる。
換する方向が垂直方向の場合、１ライン分のデータをメ
モリ等で蓄積しておく必要がある。そして１ライン前の
データと補間することによって変換することができる。
【００４８】この場合の変換率４８０／５７６＝０．８
３３３３…である。これよりＶＧＡのラインごとの間隔
を１としたとき、ＰＡＬのラインごとの間隔は０．８３
３３…となり、Ａ０＿０からのそれぞれの距離は、０，
０．８３３３，１．６６６６，２．４９９９，３．３３
３，４．１６６６，４．９９９９（＝５．０００）とい
うことになり、６ライン毎にＶＧＡのラインとそろう。
３３３３…である。これよりＶＧＡのラインごとの間隔
を１としたとき、ＰＡＬのラインごとの間隔は０．８３
３３…となり、Ａ０＿０からのそれぞれの距離は、０，
０．８３３３，１．６６６６，２．４９９９，３．３３
３，４．１６６６，４．９９９９（＝５．０００）とい
うことになり、６ライン毎にＶＧＡのラインとそろう。
【００４９】この変換の計算式を図８（Ａ）に示す。ま
たそれぞれの変換係数のシフトｂｉｔ数を図８（Ｂ）に
示す。例えばＹ０＿１＝８５、Ｙ０＿２＝７０として、
Ａ０＿２の値を求める。図８の変換計算式、Ａ０＿２＝
０．３３３３×Ｙ０＿１＋０．６６６６×Ｙ０＿２よ
り、式１０のようになる。
たそれぞれの変換係数のシフトｂｉｔ数を図８（Ｂ）に
示す。例えばＹ０＿１＝８５、Ｙ０＿２＝７０として、
Ａ０＿２の値を求める。図８の変換計算式、Ａ０＿２＝
０．３３３３×Ｙ０＿１＋０．６６６６×Ｙ０＿２よ
り、式１０のようになる。
【００５０】
【数１０】 Ａ０＿２＝０．３３３３×８５＋０．６６６６×７０ ＝ ７５．０ …（１０）
【００５１】シフトｂｉｔ数の表より、０．３３３３
は、２，４，６ｂｉｔシフト、０．６６６６は、１，
３，５，７ｂｉｔシフトなので、８５＝（０１０１０１
０１）2、７０＝（０１０００１１０）2 で下位２ｂｉ
ｔ拡張して計算すると、式（１１）のようになる。
は、２，４，６ｂｉｔシフト、０．６６６６は、１，
３，５，７ｂｉｔシフトなので、８５＝（０１０１０１
０１）2、７０＝（０１０００１１０）2 で下位２ｂｉ
ｔ拡張して計算すると、式（１１）のようになる。
【００５２】
【数１１】 Ａ０＿２×４＝（１０１０１０１）2 ＋（１０１０１）2 ＋（１０１）2 ＋（１０００１１００）2 ＋（１０００１１）2 ＋（１０００）2 ＋（１０）2 ＝（１００１０１０００）2 Ａ０＿２ ＝（１００１０１０）2 ＝７４ …（１１）
【００５３】計算式から求めた値から１ずれているが、
ＶＧＡからＮＴＳＣのところと同様に、補間係数の誤差
とビットシフトしたときに切り捨てられた部分の誤差と
思われる。
ＶＧＡからＮＴＳＣのところと同様に、補間係数の誤差
とビットシフトしたときに切り捨てられた部分の誤差と
思われる。
【００５４】このときの回路構成図を図９に示す。ＶＧ
ＡとＰＡＬの場合、縦方向の変換なので、図９に示す画
素値変換回路３０においては、前のラインデータを保持
しておく必要があり、図のように１Ｈディレイ素子３２
より１ライン前のデータを読み出して補間を行う。すな
わち、下側のデータは１クロック１データなのでラッチ
３１により入力Ｙ inをラッチし、これを水平方向分の容
量を有するディレイ素子３２で受けて１ライン分遅ら
せ、上側のデータとする。そして、１段目のラッチ３１
の出力Ａをおよびこれを１ビットずつシフトした信号を
８種類、すなわち、１ビット〜７ビットシフトさせた信
号を生成し、各々その出力が制御されるＡＮＤ素子群３
３に入力される。これらの各ＡＮＤ素子３３に、図８に
示したテーブルに基づく制御信号が入力され、各シフト
データの出力が制御される。
ＡとＰＡＬの場合、縦方向の変換なので、図９に示す画
素値変換回路３０においては、前のラインデータを保持
しておく必要があり、図のように１Ｈディレイ素子３２
より１ライン前のデータを読み出して補間を行う。すな
わち、下側のデータは１クロック１データなのでラッチ
３１により入力Ｙ inをラッチし、これを水平方向分の容
量を有するディレイ素子３２で受けて１ライン分遅ら
せ、上側のデータとする。そして、１段目のラッチ３１
の出力Ａをおよびこれを１ビットずつシフトした信号を
８種類、すなわち、１ビット〜７ビットシフトさせた信
号を生成し、各々その出力が制御されるＡＮＤ素子群３
３に入力される。これらの各ＡＮＤ素子３３に、図８に
示したテーブルに基づく制御信号が入力され、各シフト
データの出力が制御される。
【００５５】また、ディレイ素子３２の出力Ｂおよびそ
れを１ビットずつシフトした信号を７種類、すなわち、
１ビットシフト〜７ビットシフトさせた信号を生成し、
各々その出力が制御されるＡＮＤ素子群３４に入力され
る。これらの各ＡＮＤ素子３４に、図８に示したテーブ
ルに基づく制御信号が入力され、各シフトデータの出力
が制御される。そして、これら各ＡＮＤ素子群３３およ
びＡＮＤ素子群３４の出力が、加算器３５において順に
加算され、補間後のデータが求められる。このように、
本発明はＶＧＡ信号からＰＡＬ信号への画像変換につい
ても適応可能である。
れを１ビットずつシフトした信号を７種類、すなわち、
１ビットシフト〜７ビットシフトさせた信号を生成し、
各々その出力が制御されるＡＮＤ素子群３４に入力され
る。これらの各ＡＮＤ素子３４に、図８に示したテーブ
ルに基づく制御信号が入力され、各シフトデータの出力
が制御される。そして、これら各ＡＮＤ素子群３３およ
びＡＮＤ素子群３４の出力が、加算器３５において順に
加算され、補間後のデータが求められる。このように、
本発明はＶＧＡ信号からＰＡＬ信号への画像変換につい
ても適応可能である。
【００５６】
【発明の効果】このように、本発明によれば、ゲート規
模が小さく、より動作スピードの早い画像変換装置を提
供することができる。
模が小さく、より動作スピードの早い画像変換装置を提
供することができる。
【図１】図１は、本発明の第１の実施の形態を説明する
ための図であって、ＮＴＳＣ信号をＶＧＡ信号に変換す
る際の各ポイントの計算式およびデータシフトの対応を
示す図である。
ための図であって、ＮＴＳＣ信号をＶＧＡ信号に変換す
る際の各ポイントの計算式およびデータシフトの対応を
示す図である。
【図２】図２は、図１に示した変換を行うための回路構
成を示す図である。
成を示す図である。
【図３】図３は、図２に示した回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図４】図４は、本発明の第２の実施の形態を説明する
ための図であって、ＶＧＡ信号をＮＴＳＣ信号に変換す
る際の各ポイントの補間イメージを示す図である。
ための図であって、ＶＧＡ信号をＮＴＳＣ信号に変換す
る際の各ポイントの補間イメージを示す図である。
【図５】図５は、図４に示した変換を行う際の各ポイン
トの計算式およびデータシフトの対応を示す図である。
トの計算式およびデータシフトの対応を示す図である。
【図６】図６は、図４に示した変換を行うための回路構
成を示す図である。
成を示す図である。
【図７】図７は、本発明の第３の実施の形態を説明する
ための図であって、ＶＧＡ信号をＰＡＬ信号に変換する
際の各ポイントの補間イメージを示す図である。
ための図であって、ＶＧＡ信号をＰＡＬ信号に変換する
際の各ポイントの補間イメージを示す図である。
【図８】図８は、図７に示した変換を行う際の各ポイン
トの計算式およびデータシフトの対応を示す図である。
トの計算式およびデータシフトの対応を示す図である。
【図９】図９は、図７に示した変換を行うための回路構
成を示す図である。
成を示す図である。
【図１０】図１０は、ＮＴＳＣ信号からＶＧＡ信号への
データ補間を説明するための図である。
データ補間を説明するための図である。
【図１１】図１１は、図１０の部分拡大図である。
【図１２】図１２は、図１０に示した変換を行う際の各
ポイントの計算式を示す図である。
ポイントの計算式を示す図である。
【図１３】図１３は、図１０に示した変換を行うための
回路構成を示す図である。
回路構成を示す図である。
１０，２０，３０…画素値変換回路、１１，１２，２
１，２２，３１…ラッチ、３２…ディレイライン、１
３，１４，２３，２４，３３，３４…ＡＮＤ素子群、１
５、２５、３５…加算器、９０…画像信号変換回路、９
１，９２…ラッチ、９３，９４…乗算器、９５…加算
器、９６，９７…セレクタ
１，２２，３１…ラッチ、３２…ディレイライン、１
３，１４，２３，２４，３３，３４…ＡＮＤ素子群、１
５、２５、３５…加算器、９０…画像信号変換回路、９
１，９２…ラッチ、９３，９４…乗算器、９５…加算
器、９６，９７…セレクタ
Claims (3)
- 【請求項１】所定の画素配置の画像データを、新たな画
素配置の画像データに変換する装置であって、 新たな画素の画素値を決定するために参照する元の各画
素の画素値を、１ビットから所定ビットまで各々ＬＳＢ
方向にシフトさせる複数のシフト回路と、 前記複数のシフト回路の出力を選択するゲート回路と、 前記ゲート回路の出力を加算する加算回路と、 前記ゲート回路における前記シフト回路の出力を制御す
る制御回路とを有する画像変換装置であって、 前記制御回路は、 新たな画素ごとに、当該画素と、当該画素の画素値を決
定するために参照する前記元の各画素との距離を検出
し、 前記距離に基づいて前記各元の画素ごとの係数を検出
し、 当該係数が当該画素の画素値をシフトさせた値の加算値
となるような各シフトさせた値を検出し、 当該検出された各シフトさせた値に対応する前記ゲート
回路が、前記シフト回路の出力を有効に前記加算回路に
出力するように前記ゲート回路の制御を行う画像変換装
置。 - 【請求項２】順次入力される画素データの最新の２画素
のデータを記憶する記憶手段をさらに有し、 前記シフト回路は、前記記憶手段に記憶されている前記
２画素のデータを、前記新たな画素の画素値を決定する
ために参照する元の各画素の画素値のデータとして前記
シフトを行う請求項１に記載の画像変換装置。 - 【請求項３】順次入力される１ラインごとの画素データ
を記憶する第１の記憶手段と、 １ライン分の画素データを記憶し、前記第１の記憶手段
に記憶されている画素データの１ライン前の対応する画
素の画素データを出力する第２の記憶手段とをさらに有
し、 前記シフト回路は、前記第１の記憶手段に記憶されてい
る画素のデータおよび前記第２の記憶手段より出力され
る画素データを、前記新たな画素の画素値を決定するた
めに参照する元の各画素の画素値のデータとして前記シ
フトを行う請求項１に記載の画像変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373477A JP2002176628A (ja) | 2000-12-07 | 2000-12-07 | 画像変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373477A JP2002176628A (ja) | 2000-12-07 | 2000-12-07 | 画像変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176628A true JP2002176628A (ja) | 2002-06-21 |
Family
ID=18842856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373477A Pending JP2002176628A (ja) | 2000-12-07 | 2000-12-07 | 画像変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055140A (ja) * | 2007-08-24 | 2009-03-12 | Ricoh Co Ltd | 画像処理装置及び画像処理方法 |
-
2000
- 2000-12-07 JP JP2000373477A patent/JP2002176628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055140A (ja) * | 2007-08-24 | 2009-03-12 | Ricoh Co Ltd | 画像処理装置及び画像処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6346969B1 (en) | Color filter array and its color interpolation apparatus | |
| JPH05284362A (ja) | ジグザグアドレスの発生方法及びその発生回路 | |
| US7236205B2 (en) | Scan line conversion circuit for simultaneously carrying out three-dimensional motion adaptive sequential scan conversion and scan line conversion | |
| JP3788105B2 (ja) | 階調補正装置、画像表示装置および階調補正方法 | |
| JP2002176628A (ja) | 画像変換装置 | |
| JP2001211349A (ja) | 伝達関数を実現する方法及び装置 | |
| JP3234318B2 (ja) | ビデオ信号処理回路 | |
| JP2568179B2 (ja) | 補間拡大演算回路 | |
| JPH0998069A (ja) | Ｆｉｒ型ディジタルフィルタ | |
| JP4257650B2 (ja) | 画像信号処理回路 | |
| JP3644194B2 (ja) | 内挿点演算回路 | |
| JPH09312549A (ja) | レート変換回路 | |
| JP2697679B2 (ja) | ディザ画像表示装置 | |
| JP3252476B2 (ja) | 重み付け数値演算装置 | |
| JPH0795671B2 (ja) | デイジタルフイルタ | |
| JPH04257024A (ja) | 開平器 | |
| JP2000270207A (ja) | 画像処理装置及びこれを用いたディスプレイ装置 | |
| JPS6386069A (ja) | 補間回路 | |
| JP3286204B2 (ja) | 間引きフィルタ装置 | |
| JPH06103033A (ja) | 複数固定倍率器 | |
| JPH0888837A (ja) | ダウンコンバータ用補間回路 | |
| JPH0711828B2 (ja) | 補間演算回路 | |
| JPH0583617A (ja) | デイジタル補間装置 | |
| JPH06164322A (ja) | フィルタの係数発生装置 | |
| JPH10232659A (ja) | スキャン変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090714 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091110 |