JPH06164322A - フィルタの係数発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭの補数関係となっているアドレスに係
数データを逆の配列、例えば係数ａ０、ｂ０に対して係
数ｄ０、ｃ０のように記憶しておき、座標計算回路で計
算して得たアドレスまたは補数発生回路において補数を
とったアドレスをスイッチで選択的にＲＡＭに供給して
データの補間を行うようにすることで、回路規模を小さ
くできると共に、メモリの容量を最小限にすることがで
きるようにする。 【構成】 入力アドレスの補数を得る補数発生回路１２
と、入力アドレス及び補数発生回路１２からのアドレス
を切り換えるスイッチ１３と、このスイッチ１３からの
アドレスに基いて係数を出力するＲＡＭ１４とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばビデオ画像等の
アナログデータをサンプリングして得られたディジタル
データのサンプリングレートを変更するための補間回路
等に適用して好適なフィルタの係数発生装置に関する。

【０００２】

【従来の技術】従来、例えば画像データの拡大や縮小を
行う場合には、ビデオ画像等のアナログデータをサンプ
リングして得られたディジタルデータのサンプリングレ
ートを変更するようにしている。

【０００３】ところで、サンプリングデータのサンプリ
ングレートの変更を行う場合、サンプリング点ではない
部分のデータを例えば補間回路等によって求める必要が
ある。

【０００４】このサンプリング点ではない部分のデータ
は、既に値の分かっているサンプリング点のデータに適
当な係数を乗じることで得ることができる。

【０００５】例えば３次の補間方式においては、４個を
１組とした係数の組を補間を必要とする座標の種類だけ
用意し、所望の画像データ位置に対し、その前後の４つ
の画像データを用いて演算を行って補間を行う。

【０００６】

【発明が解決しようとする課題】ところで、上述のよう
に、３次の補間方式においては、所望の画像データの位
置に対し、その前後の４つの画像データを用いて演算を
行うので、４個を１組とした係数の組を補間を必要とす
る座標の種類だけ用意しなければならない。

【０００７】また、係数の値は座標値から計算で求める
こともできるが、その分乗算回路がたくさん必要とな
り、また動作速度等を考えると、メモリに記憶させて用
いる方が効率的である。

【０００８】しかしながら、レートの変換比が簡単な整
数比の場合にはその容量が少なくても済むが、これ以
外、例えばレートの変換比が整数以外の比だった場合に
は非常に大きな容量のメモリが必要となる等の不都合が
あった。

【０００９】本発明はかかる点に鑑みてなされたもの
で、回路規模を小さくできると共に、メモリの容量を最
小限にすることのできるフィルタの係数発生装置を提案
しようとするものである。

【００１０】

【課題を解決するための手段】本発明は、入力アドレス
の補数を得る補数手段１２と、入力アドレス及び補数手
段１２からのアドレスを切り換える切り換え手段１３
と、この切り換え手段１３からのアドレスに基いて係数
を出力するメモリ１４とを有するものである。

【００１１】また本発明は、入力アドレスの補数を得る
補数手段１２と、入力アドレス及び補数手段１２からの
アドレスを切り換える切り換え手段１３と、この切り換
え手段１３からのアドレスに基いて係数を出力するメモ
リ１４とを有し、一方の係数をメモリ１４の第１のアド
レスに対応した領域に記憶させ、他方の係数を第１のア
ドレスの補数に対応したメモリ１４の対応領域に記憶し
たものである。

【００１２】また本発明は、入力アドレスの補数を得る
補数手段１２と、入力アドレス及び補数手段１２からの
アドレスを切り換える切り換え手段１３と、この切り換
え手段１３からのアドレスに基いて係数を出力するメモ
リ１４とを有し、入力アドレスの最上位ビットがハイレ
ベルのときにはその補数に対応したメモリ１４の対応領
域に記憶されている係数データの読み出し順序を記憶配
列とは逆の順序で読み出すようにしたものである。

【００１３】

【作用】上述せる本発明の構成によれば、入力アドレス
及び補数手段１２からのアドレスを切り換え手段１３で
切り換え、この切り換え手段１３からのアドレスに基い
てメモリ１４から係数を出力する。

【００１４】また上述せる本発明の構成によれば、入力
アドレス及び補数手段１２からのアドレスを切り換え手
段１３で切り換え、一方の係数をメモリ１４の第１のア
ドレスに対応した領域に記憶させ、他方の係数を第１の
アドレスの補数に対応したメモリ１４の対応領域に記憶
させたメモリ１４に切り換え手段１３からのアドレスを
供給し、メモリ１４から係数を出力する。

【００１５】また上述せる本発明の構成によれば、入力
アドレス及び補数手段１２からのアドレスを切り換え手
段１３で切り換え、入力アドレスの最上位ビットがハイ
レベルのときにはその補数に対応したメモリ１４の対応
領域に記憶されている係数データの読み出し順序を記憶
配列とは逆の順序で読み出すように切り換え手段１３か
らのアドレスをメモリ１４に供給する。

【００１６】

【実施例】以下に、図１を参照して本発明フィルタの係
数発生装置の一実施例について詳細に説明する。

【００１７】この図１において、１、２、・・・・９は
夫々ラッチ回路で、図示しない例えばＶＴＲ本体回路等
からの画像データが供給される入力端子１をラッチ回路
１の入力端に接続し、このラッチ回路２の出力端をラッ
チ回路３及び６の各入力端に接続し、ラッチ回路３の出
力端をラッチ回路４及び７の各入力端に接続し、ラッチ
回路４の出力端をラッチ回路５及び８の各入力端に接続
し、ラッチ回路５の出力端をラッチ回路９の入力端に接
続し、更にラッチ回路６、７、・・・・９の各入力端に
座標計算回路１１の出力端を接続し、これらラッチ回路
６、７、・・・・９の各出力端をセレクタ１０の各入力
端に接続する。

【００１８】また、セレクタ１０の各出力端を乗算回路
１５及び１７の各一方の入力端に接続すると共に、ＲＡ
Ｍ１４の出力端をこれら乗算回路１５及び１７の各他方
の入力端に接続し、これら乗算回路１５及び１７の各出
力端を加算回路１６の各入力端に接続し、この加算回路
１６の出力端を夫々ラッチ回路１８及び１９の各入力端
に接続し、これらラッチ回路１８及び１９の各出力端を
加算回路２０の一方及び他方の入力端に接続し、この加
算回路２０の出力端を丸め回路２１の入力端に接続し、
この丸め回路２１の出力端をラッチ回路２２の入力端に
接続し、このラッチ回路２２の出力端を出力端子２３に
接続する。

【００１９】座標計算回路（ＤＤＡ：ディジタル・ディ
ファレンス・アナライザ）１１は交点座標データを発生
し、これを補数発生回路１２及びスイッチ１３の一方の
固定接点１３ａに供給する。

【００２０】この座標計算回路１１の内部構成例を図２
に示す。図２Ａにおいては、２８は図１に示したラッチ
回路６、７、・・・・９に対して入力制御信号を供給す
るための出力端子で、この出力端子２８を補数発生回路
１２にアドレスを与えるための出力端子２９及びラッチ
回路２５（１２ビット）の入力端に接続する。

【００２１】即ち、この図２Ａに示す回路構成において
は、ラッチ回路２５に初期値を与え、これにラッチ回路
２６の値を１クロック毎に加算回路２７で加算していく
ものである。

【００２２】また、図２Ｂにおいて３０は例えばプログ
ラマブルな分周回路で、この分周回路３０の出力を出力
端子３１を介して図１に示したラッチ回路６、７、・・
・・９並びに補数発生回路１２に夫々供給する構成とす
る。

【００２３】補数発生回路１２は座標計算回路１１から
の交点座標データに基いて２の補数を発生し、これをス
イッチ１３の他方の固定接点１３ｂに供給する。

【００２４】スイッチ１３は図示しない制御系からの制
御信号によって可動接点１３ｃを一方または他方の固定
接点１３ａまたは１３ｂに接続し、座標計算回路１１か
らの交点座標データまたは補数発生回路１２からの補数
データをＲＡＭ１４に供給する。

【００２５】このＲＡＭ１４はスイッチ１３を介して座
標計算回路１１から供給される交点座標データまたは補
数発生回路１２から供給される補数データをアドレスと
し、このアドレスに対応した係数データを上述の乗算回
路１５及び１７に供給する。

【００２６】本例においては、ＲＡＭ１４に対する係数
の記憶を図５に示すように行う。この図５において、左
側縦方向に例えばアドレスを示し、横方向には夫々係数
ｋ０〜ｋ４のデータを示す。

【００２７】即ち、この図５に示すように、先ずアドレ
ス“０”の領域には係数ａ０、ｂ０、ｃ０、ｄ０を対応
させ、アドレス“１”の領域には係数ａ１、ｂ１、ｃ
１、ｄ１を対応させ、アドレス“２”の領域には係数ａ
２、ｂ２、ｃ２、ｄ２を対応させ、・・・・アドレス６
３の領域には係数ａ６３、ｂ６３、ｃ６３、ｄ６３を対
応させ、アドレス６４の領域には係数ａ６４、ｂ６４、
ｃ６４、ｄ６４を対応させ、アドレス６５の領域には係
数ｄ６４、ｃ６４、ｂ６４、ａ６４のように、アドレス
６４と逆の配列で係数データを対応させ、アドレス６６
の領域には係数ｄ６３、ｃ６３、ｂ６３、ａ６３のよう
に、アドレス６３と逆の配列で係数データを対応させ、
・・・・アドレス１２６の領域には係数ｄ２、ｃ２、ｂ
２、ａ２のように、アドレス２と逆の配列で係数データ
を対応させ、アドレス１２７の領域には係数ｄ１、ｃ
１、ｂ１、ａ１のように、アドレス１と逆の配列で係数
データを対応させ、アドレス１２８の領域には係数ｄ
０、ｃ０、ｂ０、ａ０のように、アドレス０と逆の配列
で係数データを対応させる。またこのＲＡＭ１４の容量
を、例えば１２８ワード×１０ビットメモリ×２の容量
とする。

【００２８】そして、この図５に示すｋ２及びｋ３に対
応するデータはＲＡＭ１４には記憶しないでおく。従っ
て、ＲＡＭ１４のアドレス０の領域には係数ａ０、ｂ０
を記憶し、アドレス“１”の領域には係数ａ１、ｂ１を
記憶し、アドレス“２”の領域には係数ａ２、ｂ２を記
憶し、・・・・アドレス６３の領域には係数ａ６３、ｂ
６３を記憶し、アドレス６４の領域には係数ａ６４、ｂ
６４を記憶し、アドレス６５の領域には係数ｄ６４、ｃ
６４を記憶し、アドレス６６の領域には係数ｄ６３、ｃ
６３を記憶し、・・・・アドレス１２６の領域には係数
ｄ２、ｃ２を記憶し、アドレス１２７の領域には係数ｄ
１、ｃ１を記憶し、アドレス１２８の領域には係数ｄ
０、ｃ０を記憶する。

【００２９】尚、このように、ＲＡＭ１４に逆の配列で
同じ係数データを記憶する方法の他には、例えば、係数
ｋ０、ｋ１、ｋ２、ｋ３を全て一方の配列で係数データ
を記憶しておき、読み出しの際に記憶配列とは逆の配
列、例えば記憶配列がａ１、ｂ１、ｃ１、ｄ１のときは
ｄ１、ｃ１、ｂ１、ａ１と読み出すように、係数データ
を記憶配列とは逆の配列で読み出すようにすれば、ＲＡ
Ｍ１４の記憶容量を同様に１／２にすることができる。

【００３０】ここで、上述のラッチ回路２、３、・・・
・９は例えば８ビットのデータをラッチし、乗算回路１
５及び１７は８ビット（符号なし）×１０ビット（符号
付き）の乗算処理により１０ビットの出力を得、加算回
路１６は乗算回路１５及び１７の１０ビットの出力を加
算して１１ビットの出力を得、ラッチ回路１８及び１９
は１１ビットのデータをラッチし、加算回路２０はラッ
チ回路１８及び１９からの１１ビットの出力を加算して
１２ビットの出力を得、丸め回路は加算回路２０からの
１２ビットの出力を例えば８ビットに丸め、ラッチ回路
２２は８ビットのデータをラッチし、補数発生回路１２
は８ビット入力のスルーと２の補数の計算を行い７ビッ
トの出力を得るものである。

【００３１】図１の回路の動作説明を行う前に、ここで
補間の方法について図３を参照して説明する。

【００３２】図３Ａを元のデータ、図３Ｂを補間の結果
得られるデータとする。３次の補間では、例えば図３Ｂ
に示す点ｘの値は、図３Ａに示す点ａ、ｂ、ｃ、ｄの値
を用いて次の数１で示す式を用いて求める。

【００３３】

【数１】 ｘ＝ｋ０×ａ＋ｋ１×ｂ＋ｋ２×ｃ＋ｋ３×ｄ

【００３４】但し、ｋ０、ｋ１、ｋ２及びｋ３は図３Ａ
における座標から計算する値である。

【００３５】ここで係数の求め方について図４を参照し
て説明する。図４において斜めの線上の“○”はサンプ
リングデータを示し、縦軸はその座標値を示す。また、
斜めの線上の“●”は交点で、横軸はその座標値、即
ち、変換後の座標値を示す。

【００３６】個々の点に対し、縦軸の座標値のうちの小
数部分をｘとすると、それに対応する係数は次の数２で
示す式で表すことができる。

【００３７】

【数２】 ｋ０＝４−８ｚ＋５ｚ² （但し、ｚ＝１＋ｘ） ｋ１＝１−２ｚ² ＋ｚ³ （但し、ｚ＝ｘ） ｋ２＝１−２ｚ² ＋ｚ³ （但し、ｚ＝１−ｘ） ｋ３＝４−８ｚ＋５ｚ² −ｚ³ （但し、ｚ＝２−ｘ）

【００３８】ここでｘを１−ｘに置き換えると、係数の
値はｋ０−−ｋ３の順番を入れ換えたものに等しくな
る。

【００３９】図１及び図２に示した座標計算回路１１で
は、何れも次のような計算によって座標を得る。例えば
画素数Ｎを画素数Ｍに変換する場合に分数Ｎ／Ｍを約分
してｎ／ｍが得られたとする。

【００４０】ｎ／ｍ＜１．０ならば、図４に示す変換前
座標値ｄｙは（ｎ／ｍ）×２^-n、変換後座標値ｄｘは２
^-n（但し、ｎはｄｙが１を越えない用選定する）として
次の数３で示す式を用いて計算を行う。

【００４１】

【数３】 Ｘ０＝０ Ｙ０＝０ Ｘｎ＝Ｘ（ｎ−１）＋ｄｘ Ｙｎ＝Ｙ（ｎ−１）＋ｄｙ

【００４２】次に、係数の組が何種類必要となるかを１
次元だけの変換で考える。画素数Ｎを画素数Ｍに変換す
る場合に、分数Ｎ／Ｍを約分してｎ／ｍが得られたとす
ると、係数の種類がｍ組必要となる。ここで図４の直線
を表す方程式を考えると縦軸の座標値をＶ、横軸の座標
値をＷとすると、Ｖ＝ｎ／ｍ×Ｗとなる。

【００４３】ｍの値が大きい場合には、係数を記憶する
ためのメモリも容量の大きいものが必要になる。そこで
本例においては座標計算の精度を区間１を適当に等分し
たもの（例えば１／１２８）を用いることにより、メモ
リの容量を少なくても済むようにする。つまり、計算で
得られた座標値に対し、等分された座標値で近似を行
う。このようにした場合、上述のｘと１−ｘの対称性を
利用して係数の記憶容量を１／２にすることができる。

【００４４】記憶容量を１／２にする方法としては２つ
ある。１つは、座標の精度を１／１２８とした場合に、
係数の内ｋ０とｋ１を記憶し、座標の値を０／１２８〜
１／１２８を用いる方法である。この場合係数ｋ２及び
ｋ３を求めるときには、その座標値の補数を用いて係数
ｋ０及びｋ１を得、ｋ０≧ｋ３、ｋ１≧ｋ２とする。

【００４５】もう１つは、ｋ０−−ｋ３を記憶するが、
座標値としては０〜０．５の値を用いる方法である。こ
の場合には０〜０．５の座標値に対してはそのまま係数
を呼び出せば良く、０．５〜１．０の範囲については座
標値の補数を用いてメモリにアクセスを行い、ｋ０−−
ｋ３の順番を逆にして使用すれば良い。

【００４６】次に、図１に示したフィルタの係数発生装
置の動作を説明する。

【００４７】先ず、図示しないＶＴＲ本体回路等からの
８ビットのデータが入力端子１を介してラッチ回路２、
３、４及び５に次々とシフトして入力され、ラッチ回路
２、３、４及び５にデータが揃ったところで、一斉にラ
ッチ回路６、７、８及び９に供給される。

【００４８】セレクタ１０は最初のタイミングでラッチ
回路６及び７の出力を選択し、選択したラッチ回路６及
び７の出力を夫々乗算回路１５及び１７に供給する。

【００４９】一方、セレクタ１０と同期してスイッチ１
３の可動接点１３ｃが固定接点１３ａに接続され、これ
によって座標計算回路１１の出力がアドレスとしてＲＡ
Ｍ１４に供給され、これによってＲＡＭ１４からは係数
ｋ０及びｋ１が出力され、これら係数ｋ０及びｋ１は乗
算回路１５及び１７に夫々供給される。乗算回路１５及
び１７においては、セレクタ１０からの出力と座標計算
回路１１からの出力が乗算され、その結果が加算回路１
６に供給される。加算回路１６は乗算回路１５及び１７
からの出力を加算した後にラッチ回路１８に供給する。

【００５０】次のタイミングでセレクタ１０はラッチ回
路８及び９からの出力を選択し、この選択したラッチ回
路８及び９からの出力を夫々乗算回路１５及び１７に供
給する。

【００５１】一方、セレクタ１０に同期してスイッチ１
３の可動接点１３ｃが固定接点１３ｂに接続され、これ
によって補数発生回路１２の出力、即ち、座標計算回路
１１の出力の補数がアドレスとしてＲＡＭ１４に供給さ
れ、これによってＲＡＭ１４からは係数ｋ２及びｋ３が
出力され、これら係数ｋ２及びｋ３は乗算回路１５及び
１７に夫々供給される。乗算回路１５及び１７において
は、セレクタ１０からの出力と補数発生回路１１からの
出力が乗算され、その結果が加算回路１６に供給され
る。加算回路１６は乗算回路１５及び１７からの出力を
加算した後にラッチ回路１９に供給する。

【００５２】次にラッチ回路１８及び１９の出力が揃っ
た時点でラッチ回路１８及び１９に夫々保持されている
データは加算回路２０に供給され、この加算回路２０に
おいて加算され、この後丸め回路２１に供給され、この
丸め回路２１において例えば８ビットのデータにされ、
更にラッチ回路２２に供給され、このラッチ回路２２で
ラッチされ、補間データとして出力端子２３を介して図
示しないＶＴＲ本体回路等に供給される。

【００５３】以上の動作を図５に示した係数データ及び
アドレスを例にして更に説明するつ次のようになる。例
えば１回目に“１”がアドレスとしてＲＡＭ１４に供給
されると、図５に示すようにＲＡＭ１４からは係数ａ
１、ｂ１が出力され、次のタイミングでは、“１”の補
数にあたる“１２７”がアドレスとしてＲＡＭ１４に供
給され、これによってＲＡＭ１４からは係数ｄ１及びｃ
１が出力される。

【００５４】即ち、図５に示した係数ｋ０〜ｋ３の内ｋ
０、ｋ１だけをＲＡＭ１４に記憶しておけば、例えば
“１”のアドレスに対応させている係数ａ１、ｂ１、ｃ
１、ｄ１の内、ｃ１とｄ１はアドレス１２７の領域に係
数ｋ０、ｋ１として記憶してあるので、図５に示す係数
ｋ０〜ｋ３の内、ｋ２及びｋ３を記憶しなくても良いわ
けである。

【００５５】このように、本例においては、ＲＡＭ１４
の補数関係となっているアドレスに係数データを逆の配
列、例えば係数ａ０、ｂ０に対して係数ｄ０、ｃ０のよ
うに記憶しておき、座標計算回路１１で計算して得たア
ドレスまたは補数発生回路１２において補数をとったア
ドレスをスイッチ１３で選択的にＲＡＭ１４に供給する
ことでデータの補間を行うようにしたので、回路規模を
小さくできると共に、メモリの容量を最小限にすること
ができる。また、メモリ１４の容量を小さくすることが
できるので、回路全体のＩＣ化を図ることができる。

【００５６】尚、係数ｋ０、ｋ１、ｋ２、ｋ３を全て一
方の配列で係数データを記憶しておき、読み出しの際に
記憶配列とは逆の配列、例えば記憶配列がａ１、ｂ１、
ｃ１、ｄ１のときはｄ１、ｃ１、ｂ１、ａ１と読み出す
ように、係数データを記憶配列とは逆の配列で読み出す
ようにした場合においても、上述と同様の効果が得られ
る。

【００５７】また、上述の実施例は本発明の一例であ
り、本発明の要旨を逸脱しない範囲でその他様々な構成
が取り得ることは勿論である。

【００５８】

【発明の効果】上述せる本発明によれば、入力アドレス
及び補数手段からのアドレスを切り換え手段で切り換
え、この切り換え手段からのアドレスに基いてメモリか
ら係数を出力するようにしたので、回路規模を小さくで
きると共に、メモリの容量を最小限にすることができ
る。

【００５９】また上述せる本発明によれば、入力アドレ
ス及び補数手段からのアドレスを切り換え手段で切り換
え、一方の係数をメモリの第１のアドレスに対応した領
域に記憶させ、他方の係数を第１のアドレスの補数に対
応したメモリの対応領域に記憶させたメモリに切り換え
手段からのアドレスを供給し、メモリから係数を出力す
るようにしたので、回路規模を小さくできると共に、メ
モリの容量を最小限にすることができる。

【００６０】また上述せる本発明によれば、入力アドレ
ス及び補数手段からのアドレスを切り換え手段で切り換
え、入力アドレスの最上位ビットがハイレベルのときに
はその補数に対応したメモリの対応領域に記憶されてい
る係数データの読み出し順序を記憶配列とは逆の順序で
読み出すように切り換え手段からのアドレスをメモリに
供給するようにしたので、回路規模を小さくできると共
に、メモリの容量を最小限にすることができる。

【図面の簡単な説明】

【図１】本発明フィルタの係数発生装置の一実施例を示
す構成図である。

【図２】本発明フィルタの係数発生装置の要部を示す構
成図である。

【図３】本発明フィルタの係数発生装置の一実施例の説
明に供するグラフである。

【図４】本発明フィルタの係数発生装置の一実施例の説
明に供するグラフである。

【図５】本発明フィルタの係数発生装置の一実施例の説
明に供するＲＡＭ内部の説明図である。

【符号の説明】

２、３、・・・・９、１８、１９、２２、２５、２６
ラッチ回路 １０ セレクタ １１ 座標計算回路 １２ 補数発生回路 １３ スイッチ １４ ＲＡＭ １５、１７ 乗算回路 １６、２０、２７ 加算回路 ２１ 丸め回路 ３０ 分周回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力アドレスの補数を得る補数手段と、 上記入力アドレス及び上記補数手段からのアドレスを切
   り換える切り換え手段と、 この切り換え手段からのアドレスに基いて係数を出力す
   るメモリとを有することを特徴とするフィルタの係数発
   生装置。
2. 【請求項２】 入力アドレスの補数を得る補数手段と、 上記入力アドレス及び上記補数手段からのアドレスを切
   り換える切り換え手段と、 この切り換え手段からのアドレスに基いて係数を出力す
   るメモリとを有し、 一方の係数を上記メモリの第１のアドレスに対応した領
   域に記憶させ、他方の係数を上記第１のアドレスの補数
   に対応した上記メモリの対応領域に記憶したことを特徴
   とするフィルタの係数発生装置。
3. 【請求項３】 入力アドレスの補数を得る補数手段と、 上記入力アドレス及び上記補数手段からのアドレスを切
   り換える切り換え手段と、 この切り換え手段からのアドレスに基いて係数を出力す
   るメモリとを有し、 入力アドレスの最上位ビットがハイレベルのときにはそ
   の補数に対応した上記メモリの対応領域に記憶されてい
   る係数データの読み出し順序を記憶配列とは逆の順序で
   読み出すようにしたことを特徴とするフィルタの係数発
   生装置。