JPS61122764A - メモリアドレス拡張方式 - Google Patents
メモリアドレス拡張方式Info
- Publication number
- JPS61122764A JPS61122764A JP24331484A JP24331484A JPS61122764A JP S61122764 A JPS61122764 A JP S61122764A JP 24331484 A JP24331484 A JP 24331484A JP 24331484 A JP24331484 A JP 24331484A JP S61122764 A JPS61122764 A JP S61122764A
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- JP
- Japan
- Prior art keywords
- address
- register
- memory
- bus
- memory address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアドレス拡張方式に関する。
一般に、主記憶装置と複数の入出力チャネル装置間のデ
ータ転送は、アドレスバスとデータバスから成る共通バ
スを介して行われ、指定されたアドレスに従って所定の
データが制御される。
ータ転送は、アドレスバスとデータバスから成る共通バ
スを介して行われ、指定されたアドレスに従って所定の
データが制御される。
しかし、従来方式ではシステムを構築する際に入出力チ
ャネル装置のインタフェースにおいて主記憶装置に直接
接続されたメモリアドレスバスのビット数と上記共通ア
ドレスバスのビット数とが異なる様な場合がある。
ャネル装置のインタフェースにおいて主記憶装置に直接
接続されたメモリアドレスバスのビット数と上記共通ア
ドレスバスのビット数とが異なる様な場合がある。
従って、従来は入出力チャネル装置から主記憶装置へデ
ータアクセスする場合にそのアドレス）＜スのビット構
成が不一致であると一部分しかアクセスできず、主記憶
装置のアドレス空間を有効に活用できないという問題点
があった。
ータアクセスする場合にそのアドレス）＜スのビット構
成が不一致であると一部分しかアクセスできず、主記憶
装置のアドレス空間を有効に活用できないという問題点
があった。
本発明によれば、主記憶装置に接続されたメモリアドレ
スバスと入出力チャネルに接続されて該メモリアドレス
バスよりビット数が少ないアドレスバス間に、拡張アド
レスレジスタとアドレスバソファレジスタとメモリアド
レスレジスタとから成るチャネル制御回路を設け、アド
レスバッファレジスタの内容とメモリアドレスレジスタ
の内容とが一敗した場合に拡張アドレスレジスタとメモ
リアドレスレジスタの内容に基いて入出力チャネル装置
から主記憶装置へ又は主記憶装置から入出力チャネル装
置へデータを転送するようにしたことを特徴とするメモ
リアドレス拡張方式が提供される。
スバスと入出力チャネルに接続されて該メモリアドレス
バスよりビット数が少ないアドレスバス間に、拡張アド
レスレジスタとアドレスバソファレジスタとメモリアド
レスレジスタとから成るチャネル制御回路を設け、アド
レスバッファレジスタの内容とメモリアドレスレジスタ
の内容とが一敗した場合に拡張アドレスレジスタとメモ
リアドレスレジスタの内容に基いて入出力チャネル装置
から主記憶装置へ又は主記憶装置から入出力チャネル装
置へデータを転送するようにしたことを特徴とするメモ
リアドレス拡張方式が提供される。
本発明方式は、主記憶装置と人出力チャネル装置間に設
けたチャネル制御装置により拡張アドレスを生成し、該
拡張アドレスにより入出力チャネル装置と主記憶装置相
互間のデータ転送を行うことができるので、主記憶装置
のアドレス空間を有効に使用することができる。
けたチャネル制御装置により拡張アドレスを生成し、該
拡張アドレスにより入出力チャネル装置と主記憶装置相
互間のデータ転送を行うことができるので、主記憶装置
のアドレス空間を有効に使用することができる。
以下、本発明を実施例により添付図面を参照して説明す
る。
る。
第１図は本発明に係るメモリアドレス拡張方式を実施す
るための装置構成図である。
るための装置構成図である。
第１図の装置は主記憶装置１と入出力チャネル装置２１
・・・２ｎ間にチャネル制御装置４が設けられており、
該チャネル制御装置４は制御回路４１、拡張アドレスレ
ジスタ４２、アドレスバッファレジスタ４３、照合回路
４４、メモリアドレスレジスタ４５及びメモリデータレ
ジスタ４６から構成されている。
・・・２ｎ間にチャネル制御装置４が設けられており、
該チャネル制御装置４は制御回路４１、拡張アドレスレ
ジスタ４２、アドレスバッファレジスタ４３、照合回路
４４、メモリアドレスレジスタ４５及びメモリデータレ
ジスタ４６から構成されている。
入出力チャネル装置２１・・・２ｎから主記憶装置１へ
のデータ転送要求は、中央処理装置（ＣＰＵ） ３から
制御回路４１及び共通バスインタフェイス制御線Ｃを介
して入出力チャネル装置、例えば２１へ送信される。同
時に、メモリデータバスＢ１２を介して、ＣＰＩＪ ３
から拡張アドレスレジスタ４２とアドレスバッファレジ
スタ４３へ、主記憶装置１の転送開始アドレスが格納さ
れる。
のデータ転送要求は、中央処理装置（ＣＰＵ） ３から
制御回路４１及び共通バスインタフェイス制御線Ｃを介
して入出力チャネル装置、例えば２１へ送信される。同
時に、メモリデータバスＢ１２を介して、ＣＰＩＪ ３
から拡張アドレスレジスタ４２とアドレスバッファレジ
スタ４３へ、主記憶装置１の転送開始アドレスが格納さ
れる。
入出力チャネル装置２■からは、それぞれアドレスバス
Ｂ２１、データバスＢ２２を介してアドレス及びデータ
がメモリアドレスレジスタ４５とメモリデータレジスタ
４６へ格納される。
Ｂ２１、データバスＢ２２を介してアドレス及びデータ
がメモリアドレスレジスタ４５とメモリデータレジスタ
４６へ格納される。
アドレスバッファレジスタ４３では転送開始アドレスに
１ずつ加算され、メモリアドレスレジスタ４５の内容と
が照合回路４４で照合される。
１ずつ加算され、メモリアドレスレジスタ４５の内容と
が照合回路４４で照合される。
アドレスバッファレジスタ４３の内容とメモリアドレス
レジスタ４５の内容が一致すると、ＣＰｕ３から制御回
路４１を介してゲート信号が送出されてゲートが開いて
メモリアドレスレジスタ４５と拡張アドレスレジスタ４
２の内容がメモリアドレスバスＢｌｌに送出される。ま
た同様にメモリデータレジスタ４６に格納されていたデ
ータがゲートが開かれてメモリデータバスＢ１２へ送出
される。
レジスタ４５の内容が一致すると、ＣＰｕ３から制御回
路４１を介してゲート信号が送出されてゲートが開いて
メモリアドレスレジスタ４５と拡張アドレスレジスタ４
２の内容がメモリアドレスバスＢｌｌに送出される。ま
た同様にメモリデータレジスタ４６に格納されていたデ
ータがゲートが開かれてメモリデータバスＢ１２へ送出
される。
このようにして、入出力チャネル装置２１から主記憶装
置１の所定アドレス領域へ、データ転送が行われる。
置１の所定アドレス領域へ、データ転送が行われる。
この間の動作を、第２図に基いて詳述す゛ると次のよう
になる。
になる。
即ち、主記憶装置１は、例えば２バイトずつの大きさで
分かれている。
分かれている。
上記アドレス領域は、２ビツトを例に説明すると００，
０１，１０．１１の４つに細分され、この４つの領域内
では同一のアドレス＊から開始するアドレスエリアがそ
れぞれ割り付られている。
０１，１０．１１の４つに細分され、この４つの領域内
では同一のアドレス＊から開始するアドレスエリアがそ
れぞれ割り付られている。
今、メモリアドレスバスＢｌｌのビット数を２２ビツト
とすれば図示するように拡張アドレスレジスタ４２の内
容００（２ビツト）とメモリアドレスレジスタ４５の内
容＊（２０ビツト）がアドレスレジスタＡＲに示すよう
に、バスＢｌｌに送出され所定のアドレス領域ＯＯの＊
へ所定のデータが格納される。
とすれば図示するように拡張アドレスレジスタ４２の内
容００（２ビツト）とメモリアドレスレジスタ４５の内
容＊（２０ビツト）がアドレスレジスタＡＲに示すよう
に、バスＢｌｌに送出され所定のアドレス領域ＯＯの＊
へ所定のデータが格納される。
従って入出力チャネル装置からの上位とビット情報によ
り、ＣＰＵ３によって次のアドレス領域が転送開始アド
レスとして選択され、例えば領域０１の＊がバスＢｌｌ
へ送出されてこのアドレス（第２図で示す第２番目の領
域の最初のアドレス）からデータが格納される。
り、ＣＰＵ３によって次のアドレス領域が転送開始アド
レスとして選択され、例えば領域０１の＊がバスＢｌｌ
へ送出されてこのアドレス（第２図で示す第２番目の領
域の最初のアドレス）からデータが格納される。
このようにして、００から１１までの各領域に割り付ら
れたアドレス空間がデータ格納のために使用される。
れたアドレス空間がデータ格納のために使用される。
従って、従来は第２図に斜線で示された全体の１／４の
領域のみチャネルからアクセスできなかったものを、本
発明方式によれば従来に比較してメモリアドレスバスと
共通バスのビット数が異なり、入出力チャネル”ＡＷＬ
に接続される入出力装置のピント数が少なくても４倍の
アドレス空間が指定でき、データ格納空間がそれだけ増
えることになる。
領域のみチャネルからアクセスできなかったものを、本
発明方式によれば従来に比較してメモリアドレスバスと
共通バスのビット数が異なり、入出力チャネル”ＡＷＬ
に接続される入出力装置のピント数が少なくても４倍の
アドレス空間が指定でき、データ格納空間がそれだけ増
えることになる。
上記のとおり、本発明によればチャネル制御装置の有す
る照合回路によりメモリアドレスレジスタとアドレスバ
ッファレジスタの内容を照合して一致した場合に拡張ア
ドレスレジスタとメモリアドレスレジスタの内容をメモ
リアドレスバスに送出して入出力チャネル装置から主記
憶装置へ又はその逆にすべてのデータを転送できるので
、主記憶装置のアドレス空間を有効に使用できる。
る照合回路によりメモリアドレスレジスタとアドレスバ
ッファレジスタの内容を照合して一致した場合に拡張ア
ドレスレジスタとメモリアドレスレジスタの内容をメモ
リアドレスバスに送出して入出力チャネル装置から主記
憶装置へ又はその逆にすべてのデータを転送できるので
、主記憶装置のアドレス空間を有効に使用できる。
従って、バス条件で制約されることなく、既存共通バス
インタフェースを変えず狭い共通バスアドレス空間を主
記憶装置のアドレス空間迄拡げることができる。
インタフェースを変えず狭い共通バスアドレス空間を主
記憶装置のアドレス空間迄拡げることができる。
第１図は本発明に係る方式を実施するだめの装置構成図
、第２図は第１図の動作説明図である。 ｉ −一主記憶装置、 ３−中央処理装置、４−・チ
ャネル制御装置、 ２１・・・２ｎ・−人出力チャネル装置、４１−制御回
路、 ４２−拡張アドレスレジスタ、 ４３−アドレスバッファレジスタ、 ４４−照合回路、４５−メモリアドレスレジスタ、４６
−メモリデータレジスタ、 Ｂｌｌ・−メモリアドレスバス、 ８１２− メモリデータバス、 ８２１− アドレス
バス、Ｂ２２−一−データバス、 ｃ−共通バスインクフェイス制御線。 −，２２図
、第２図は第１図の動作説明図である。 ｉ −一主記憶装置、 ３−中央処理装置、４−・チ
ャネル制御装置、 ２１・・・２ｎ・−人出力チャネル装置、４１−制御回
路、 ４２−拡張アドレスレジスタ、 ４３−アドレスバッファレジスタ、 ４４−照合回路、４５−メモリアドレスレジスタ、４６
−メモリデータレジスタ、 Ｂｌｌ・−メモリアドレスバス、 ８１２− メモリデータバス、 ８２１− アドレス
バス、Ｂ２２−一−データバス、 ｃ−共通バスインクフェイス制御線。 −，２２図
Claims (1)
- 主記憶装置に接続されたメモリアドレスバスと入出力チ
ャネルに接続されて該メモリアドレスバスよりビット数
が少ないアドレスバス間に、拡張アドレスレジスタとア
ドレスバッファレジスタとメモリアドレスレジスタとか
ら成るチャネル制御回路を設け、アドレスバッファレジ
スタの内容とメモリアドレスレジスタの内容とが一致し
た場合に拡張アドレスレジスタとメモリアドレスレジス
タの内容に基いて入出力チャネル装置から主記憶装置へ
又は主記憶装置から入出力チャネル装置へデータを転送
すにようにしたことを特徴とするメモリアドレス拡張方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24331484A JPS61122764A (ja) | 1984-11-20 | 1984-11-20 | メモリアドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24331484A JPS61122764A (ja) | 1984-11-20 | 1984-11-20 | メモリアドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61122764A true JPS61122764A (ja) | 1986-06-10 |
Family
ID=17101989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24331484A Pending JPS61122764A (ja) | 1984-11-20 | 1984-11-20 | メモリアドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122764A (ja) |
-
1984
- 1984-11-20 JP JP24331484A patent/JPS61122764A/ja active Pending
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