JPS61117634A - メモリカ−ド実装方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリカードの実装方式、特に搭載するメモ
リ素子のビット構成の相違等によりデータビット長の異
なる２種類のメモリカードを、両面実装方式を用いた母
基板上のコネクタ手段に共通に実装でき、かつ両メモリ
カードが互換性をもって実装できるようにしたメモリカ
ード実装方式に関する。

〔従来の技術〕

メモリカードは、第６図に示すように、カード基板２３
上に多数のメモリ素子２４とこれらのメモリ素子２４に
アクセスを行ったりレベル変換等を行う複数の周辺回路
素子（図示せず）が配置され、カード基板２３の下端に
は、メモリカードを実装する母基板（図示せず）にメモ
リカードを取付けるとともに電気的な接続を行うカード
コネクタ２５が設けられている。

メモリ素子２４は、ＭＯ３形ダイナミックＲＡＭ　（Ｍ
ＯＳ−ＤＲＡＭ）やＭＯＳ形スラスタティックＲＡＭＭ
ＯＳ−３ＲＡＭ）であり、現在、ＭＯＳ−ＤＲＡＭには
２５６ＫＢｉｔ／Ｃｈｉｐのものが、ＭＯＳ−３ＲＡＭ
には６４ＫＢｉｔ／Ｃｈｉｐのものが主に用いられてい
る。

しかしながら、近年のＲＡＭの記憶密度は年々向上して
おり、近い将来、ＭＯＳ−ＤＲＡＭにはＩＭＢｉｔ／Ｃ
ｈｉｐのものが現われ、ＭＯＳ−３ＲＡＭも２５６ＫＢ
ｉｔ／Ｃｈｉｐが主に用いられるようになるものと考え
られている。

この場合、ＲＡＭの記憶密度を向上させる方式として、
ワード方向に増加させる方式とビット方向に増加させる
方式が用いられている。これらの方式を、ＭＯＳ−３Ｒ
ＡＭの記憶密度が６４ＫＢｉｔから２５６ＫＢｉｔに向
上した場合を例にとって説明すると、前者は、６４ＫＢ
ｉｔ＝６４Ｋｗ（ｗ：ワード）ｘｌＢｉｔのデータビッ
ト長のものを２５６ＫＢｉｔ−２５６ＫｗｘｌＢｉ　ｔ
のデータビット長に増加させる方式で、この場合は、Ｒ
ＡＭのビット構成が不変であるため互換設計及び論理設
計が容易であるが、記憶容量の増設単位すなわちメモリ
カードがワード数に比例して増加することになるので、
記憶容量が粗大化し記憶容量を適度に選ぶことが困難で
あるので実際的でない。

後者は、６４ＫＢｉｔ−６４ＫｗＸＩＢｉｔを２５６Ｋ
Ｂｉｔ＝６４ＫｗＸ４Ｂｉｔのデータビット長に増加さ
せる方式であり、この場合は、記憶容量の増設単位を６
４ＫＢｉｔと同じようにすることができるので、記憶容
量を適度に選ぶことができる。したがって、ＲＡＭの記
憶密度が年々増大する現状においては、後者の方式が一
般に用いられている。しかしながら、後者の方式は、６
４ＫＢ　ｉ　ｔと２５６ＫＢｉｔの場合でビット構成が
異なるため、互換設計しようとしても、メモリカードの
大きさや構成が変わってしまい互換設計ができない、し
たがって、６４ＫＢ　ｉ　を用と２５６ＫＢｉｔ用の母
基板を別々に設計しているのが現状である。さらに、現
在使用している６４ＫＢｉｔ用の母基板がすぐ次の２５
６ＫＢｉｔの時代には使用できなくなってしまうという
不都合もある。

〔発明が解決しようとする問題点〕

前述のように、従来のメモリカード実装方式においては
、記憶密度の高いメモリ素子を用いて記憶容量を増加し
ようとする場合、ワード方向に増加する方式は、増設単
位が粗大化してしまうので実際的でなく、ビット方向に
増加する方式は、増設単位を増加することなく記憶容量
を増加することができる反面、現用のメモリ素子と記憶
密度のより高いメモリ素子を配置したメモリカード間の
互換性が確保できなくなるという問題がある。このよう
に、従来のメモリカード実装方式においては、メモリ素
子の記憶密度を増加させて記憶容量を増加しようとする
場合、増設単位を大きくさせないようにするとともに、
異なる記憶密度のメモリ素子を配置したメモリカード間
に互換性を持たせることができないという問題があった
。

ｃ問題点を解決するための手段〕 本発明は、前述の問題点を解消したメモリカード実装方
式を提供するもので、そのための手段として、データビ
ット長の異なる２種類のメモリカードを両面実装方式を
用いた母基板上のコネクタ手段に共通に実装するメモリ
カード実装方式であって、一方のメモリカードのデータ
ビット長をＭワード×Ｎビットとしたときに他方の他方
のメモリカードのデータビット長をＭワード×Ｎ／２ビ
ットに設定し、各メモリカードのコネクタ手段への信号
線の割付けは、Ｎビットカードにおいては、データ線は
Ｎ／２ビットずつ縦（又は横）方向線に対して線対称と
なるように、データ線以外の信号線はコネクタ手段の縦
（又は横）方向線に対し線対称となるように割付け、Ｎ
／２ビットカードにおいては、データ線は、縦（又は横
）方向線の一方の側にのみ割付けるようにし、Ｎ／２ビ
７トカードを用いるときは、このカードを２枚１組用い
て両面実装方式によりＮビット構成にすることによりＭ
ワード×Ｎビットの記憶容量を形成させ、Ｎビ、トカー
ドを用いるときは、１枚１組でＮビット構成にすること
によりＭワード×Ｎビットの記憶容量を形成させ、記憶
容量を増加する場合は、これらの組単位で両面実装方式
で増設するように構成したものである。

〔作用〕

Ｎ／２ビット構成のＮ／２ビットカードを母基板上に実
装する場合は、このカードを２枚１組用いて両面実装方
式によりＭワード×Ｎビットの記憶容量を形成させ、さ
らに記憶容量を増加するときは、前記組単位でＮ／２ビ
ットカードを両面実装方式で増設する。Ｎピント構成の
Ｎビットカードを基板上に実装する場合は、このカード
を１枚１組用いてＭワード×Ｎビットの記憶容量を形成
させ、さらに記憶容量を増加するときは、Ｎビットカー
ドを両面実装方式により増設する。これにより、データ
ビット長及びピント構成の異なるＮ／２ビットカードと
Ｎビットカードを同一の母基板を用いて実装することが
でき、カード間に互換性をもたせることができる。

〔実施例〕

本発明の実施例を、図面を参照して詳細に説明する。

第１図〜第３図は、本発明の一実施例を示したもので、
第１図は、メモリカードのコネクタピンの割付けの説明
図、第２図は両面実装方式及び母基板上のパターン配線
の説明図、第３図はＮ／２ビットカード及びＮビットカ
ードの各回路構成の説ＦＩＡ図である。

第１図〜第３図において、ＩＩＡ〜ＩＩＤはＮ７２ビッ
トカードで、内部にＭｗｘＮ／２ＢｉｔＩＷ：ワード）
のデータビット長の記憶容量を有するＮ／２ビット構成
のメモリカードである。これらを区別しないときは、第
１図（Ａ）に示すように、単に符％１１で示す。１２Ａ
と１２８はＮビットカードで、内部にＭＷ×ＮＢ　ｉ　
ｔのデータビット長の記憶容量を有するＮビット構成の
メモリカードである。これらを区別しないときは、第１
図（Ｂ）に示すように、単に符号Ｉ２で示す。

１３Ａ−１３０はそれぞれＭｗｘｌＢｉｔ（図示のもの
はＭ−６４Ｋ）のメモリ素子で、以下これらを区別しな
いときは単にメモリ素子１３という。

１４Ａ、１４ＢはそれぞれＭｗｘ４Ｂｉｔ（図示のもの
はＭ−６４Ｋ）のメモリ素子で、以下、これらを区別し
ないときは単にメモリ素子１４という。１５Ａ＋　〜１
５Ａ４．１６Ａ＋　〜１６Ａ、はそれぞれバッファであ
る。１７．１８はメモリカード１１．１２がそれぞれ実
装される母基板で、両者は同一のものである。１９　　
ｏｏ〜１９−７１は母基板１７．１８に配線されたパタ
ーン配線で、これらを区別しないときは、単にパターン
配線１９という。２０は母基板１７．１８の表裏を導通
するパッドで、各パッドは混同の恐れがないので共通し
た２０で示す。２１．２２はカードコネクタである。

次に、第り図〜第３図に示された実施例を、Ｍが６４Ｋ
Ｗ、Ｎが７２である場合を例にとって説明する。したが
って、Ｎ／２ビットカード１１は、第２図（Ａ）に示す
ように、６４ＫＷＸ３６ＢｉＬのデータビット長を有す
る３６ビット構成のものとなり、Ｎビットカード１２は
、第２図（Ｂ）に示すように、６４ＫＷｘ７２Ｂｉｔの
データビット長を有する７２ビット構成のものとなる。

また、メモリ素子１３は、第２図（Ａ）に示すように、
６４ＫＷｘｌＢｉｔ　（６４ＫＢｉｔ）構成となり、メ
モリ素子１４は、第２図（Ｂ）に示すように、６４ＫＷ
Ｘ４Ｂｉｔ　（２５６ＫＢｉｔ）構成となる。両メモリ
素子は例えばＳＲＡＭによって構成される。

この６４ＫＲＡＭのメモリ素子１３と２５６にＲＡＭの
メモリ素子１４の構造的な大きさは略同じであり、また
それらの周辺回路素子にも大きな変更はない。したがっ
て、Ｎ／２ビットカード１１とＮビットカード１２は、
物理的に同じ大きさ、形状のものを使用することができ
る。さらに、本発明においては、次に説明するようにコ
ネクタの構造も同しくなるようにすることにより、同一
の母基板上で両カードを互換できるようにした。

Ｎ／２ビットカード１１及びＮビットカード１２のコネ
クタピンの割付は方を第１図で説明すると、各カードの
カードコネクタ２１及び２２を縦方向に分割し、アドレ
ス線ＡＤＤ、チップセレクト線Ｃ８、データ入力線Ｄｉ
とデータ出力線り。

を有するデータ線、ライトイネーブル線ＷＥ等の各信号
線を縦方向線ＬＬに対して線対称となるように割付け、
それぞれのコネクタビンに接続する。

なお、各信号線の符号に付されたｒＯＪ　、ｒｌＪ　。

「００」〜「３５」の各数字は、各信号線の個々の番号
を対応するビット番号で示したものである。

Ｎ／２ビットカード１２の場合は、全ての信号線が線対
称となるように割付けられるが、Ｎ／２ビットカードの
場合は、第１図（Ａ）に示すように、チップセレクト線
ＣＳｏ、ライトイネーブル線ＷＥｏ、データ入力線Ｄｉ
ａ　ｌ）”Ｄｉ〕ｓ　、データ出力線Ｄｏｏｏ＝Ｄｏｔ
ｓは、縦方向線ＬＬの片側半分だけに割付け、他の半分
には割付けないようにしておく。

次に、Ｎ／２ビットカード１１及びＮビットカード１２
の各母基板１７及び１８に両面実装方式により取り付け
る方法を、第２図により説明する。

なお、本発明においては、両カード１１及び１２を各母
基板１７及び１８に取付ける場合に、各カードコネクタ
を介して行われるが、いちいちカードコネクタに言及す
るまでもないので、以下の説明においては、カードコネ
クタ２１及び２２は省略されている。

まず、メモリカードの両面実装方式は、第２図（Ｄ）に
示すように、表面側のメモリカード１１Ａ（１２Ａ）を
縦方向線ＬＬのまわりに１８０゛回転（Ｏ印Ｐｒが反対
側のＰ２にゆく）シた形で、メモリカード１１Ｂ　（１
２Ｂ）が裏面側に実装される。

第２図（Ａ）は、Ｎ／２ビットカード１１の実装方式を
示したもので、Ｎ／２ビットカードｌＩＡ及びＩＩＢが
１組となって母基板１７の表と裏面側に両面実装され、
記憶容量を増加するときは、矢印で示した増設方向Ａに
１組のＮ／２ビットカードＩＩＣ及び１１Ｄを両面実装
して増設してゆく。

第２図（Ｂ）は、Ｎビットカード１２の実装方式を示し
たもので、まずＮビットカード１２Ａが母基板１８の表
面側に取付けられ、更に記憶容量を増加させるときは、
Ｎビットカード１２ＢがＮビットカード１２Ａに対応す
る裏面側に取付けられて両面実装される。さらに記憶容
量を増加するときは、図示した矢印の増設方向ＡにＮビ
ットカード１２を表から裏の順番で（増設方向Ｂ）両面
実装してゆきながら増設してゆく。

第２図（Ｃ）は、母基板１７及び１８におけるデータ線
のパターン配線方法を説明したもので、同図（Ｃ）は同
図（Ａ）及び（Ｂ）の母基板１７及び１８を表面側から
みたものである。なお、母基板１７及び１８は同じもの
であるので、以下母基板１７を例にとって説明する。

母基板１７のパターン配線は、図示のように、各Ｎ／２
ビットカードＩＩＡ〜ＩＩＤのデータ線が、データ入力
線Ｄｉの場合もデータ出力線り。

の場合も、異なったビット番号同志がトノｌ−０Ｒ形式
となるように接続される。すなわち、表面側の「００」
〜「３５」のビット番号に当るデータ線同志及び裏面側
の「３６」〜「７１」のビット番号に当るデータ線同志
がそれぞれ接続されて、それぞれパターン配線１９　　
ｏｏ〜１９−７＋　を形成する。

これらのパターン配線１９は、それぞれ対応するパッド
２０により、母基板１７の表裏面を図示のように導通す
る。

このｉ基板１７に、１組のＮ／２ビットカート１１（例
えばＩＩＡと１１Ｂ）を両面実装するときは、表面側の
Ｎ／２ビットカードＩＩＡの番号「００」〜「３５」の
データ線は、パターン配線１９　００”１９　３５に接
線され、裏面例のＮ／２ビ・７トカードＩＩＢの番号ｒ
００Ｊ〜「３５」のデータ線は、パターン配線１９−３
ａ〜１９−７１に接続される。ここで実質的に７２ピン
トが構成される。Ｎ／２ビットカードＩＩＣはＩＩＡと
同様であり、ＩＩＤは１１Ｂと同様である。なお、各信
号線が図示しないカードコネクタを介して母基板１７に
搭載されるものであることは、前述のとおりである。

母基板１８にＮビットカード１２を両面実装するときは
、表面側のＮビットカード１２Ａの番号「００」〜「３
５」のデータ線はパターン配線１９　　ｏｏ〜１９−３
５に、番号「３６」〜「７１」のデータ線はパターン配
線１９−ｔ、、〜１９−７１に接続される。また裏面側
のＮビットカード１２Ｂの番号「００」〜「３５」のデ
ータ線はパターン配線１９−３Ｇ〜１９−フｌに、番号
「３６」〜「７１」のデータ線はパターン配線１９　　
ｏ。

〜１９　３５に接続される。

したがワて、Ｎビットカード１２Ａ及び１２Ｂは、第２
図（Ｂ）に示すように両面実装される。

なおＮビットカード１２Ｂは母基板１８の裏面側に取付
けられるため、アドレス線、データ線等のビットの意味
付けが変ることになるが、このことは、メモリ装置とし
ての動作には何等支障をきたさないので、実際上特に問
題とならない。すなわち、まず、データ線においては、
ここでは記載していないが、第２図（Ｃ）と同じような
入力線のパターン「００」〜「３５」と「３６」〜「７
１」があってパターンｒ００Ｊ〜「３５」の人力線は表
面のＮビットカード１２Ａのカード番号「ＯＯ」〜「３
５」に信号を入力し、裏面のカード１２Ｂにはカードの
番号「３６」〜「７１」に信号を入力する。一方、パタ
ーン「３６」〜「７１」の入力線は表面の１２Ａのカー
ドの番号「３６」〜［７１」に信号を入力し、裏面の１
２Ｂのカードには番号「００」〜「３５」に信号を入力
する。

メモリカード内では入力信号と出力１ｇ号はｌ：１で同
一であるから、メモリカードの出力は第２図（Ｃ）の１
９　００〜１９　３５の出力線パターンに、表面のカー
ド１２Ａのカード番号「００」〜「３５」が、裏面の１
２Ｂのカードのカード番号「３６」〜「７１」がそれぞ
れ出力され、同様に１９　３６〜１９−７１の出力線パ
ターンには、表面１２Ａカードのカード番号「３６」〜
ｒ７１」が、裏面１２Ｂカートのカード番号ｒ００Ｊ〜
「３５」がそれぞれ出力される。

従って裏面のカードのみがカードの番号とは異なったデ
ータが入力され、また出力されていくことになるが、こ
の現象はこのメモリを使う側から見た場合、何ら支障は
ない。

次にアドレス線においても、表面と裏面でのアトレスビ
ットの重み付けが変わってしまうが、アドレスとしての
独立性には何ら問題はなく、これもメモリを使う側から
みれば支障はない。

次に母基板１７．１８における、データ線以外の信号線
に対するパターン配線について説明すると、アドレス線
ＡＤＤに対するパターン配線は、データ線に対するパタ
ーン配線と同様に、パッドにより表裏導通状態に形成さ
れる（図示せず）。

また、チップセレクト線Ｃ８及びライトイネーブル線Ｗ
Ｅに対するパターン配線は、いずれも表裏導通とはせず
、表面側及び裏面側に取付けられる各カード毎にデコー
ドされた各信号が印加されるようにする（図示せず）。

第３図は、Ｎ／２ビットカード１１及びＮビットカード
１２における、各メモリ素子１３及び１４に関する部分
の回路構成を示したものである。

Ｎ／２ビットカード１１の場合は、同図（Ａ）のように
、６４ＫＷｘｌＢｉｔのメモリ素子１３−〇〜１３　　
）５が３６個配置され３６ビット構成となっている。こ
のＮ／２ビットカード１１では、第１図及び第２図に示
したように、データ線はカードコネクタの片側面だけに
のみ出ているため、Ｎ／２ビットカードＩＩＡによりＮ
／２ビットにあたる３６ビットを受は持ち、裏面側に取
付けられたＮ／２ビットカードＢにより３６ビソトを受
は持ち、両者でＮビットに当る７２ビットを構成させる
ようにする。この時に問題になるのはチップセレクト線
Ｃ３とライトイネーブル線ＷＥであって、カードを選ぶ
デコード位置を変えなければならないことである。

Ｃ８とＷＥは一般的にメモリカードのメモリ素子に与え
るアドレスとは別の他の上位アドレスをデコードして選
択、制御して作成するものであるが、Ｎビットカードを
用いた時にはカード毎にＣ３，ＷＥ倍信号与えれば良い
がＮ／２ビ・ノドのカードを用いた時にはデコード位置
を変えて、Ｎビットカードで１２Ａ１枚のみを選んだ上
位アドレスにて、表と裏のカード（ＩＩＡ、ＩＩＢ）を
同時に選ばなければならない。更にＮビットカードで１
２Ｄ１枚を選んだ上位アドレスで、Ｎ／２ビットカード
の他の組の２枚（ＩＩＣ，ＬＩＤ）を選ばなければなら
ないことである。

この変換作業はこれらの信号を作る駆動回路側（図示せ
ず）内にてＮ／２ビットを用いということで切り替える
ことによって対処できる。

Ｎビットカード１２の場合は、第３図ＣＢ）に示すよう
に、６４ＫＷｘ４Ｂｉｔ＝２５６ＫＢｉｔのメモリ素子
１４　　ｏ〜１４　１７が１８個配置されて７２ビット
すなわちＮビット構成となっている。さらにメモリ素子
１４　０”１４−１７にそれぞれ並列に同じビット構成
のメモリ素子１４−Ｉ＄−１４−３５が、Ｎ／２ビット
カードに比べて物理的なスペースが空くので、配置可能
である。

したがってＮビットカード１２は、Ｎ／２ビフトカード
１１と同じＮ（７２）ピノ日録底であるが、その記憶容
量は４倍となっている。なお、Ｎ／２ビットカード１１
とＮビットカード１２は、前述のように、物理的に同等
の大きさで互換性のあるものである。

Ｎ／２ビットカード１１及びＮビットカード１２におけ
る、各チップセレクト動作や各メモリ素子１３．１４に
対するアドレス動作は明らかであるので、それらの説明
は省略する。

記憶容量を増加する場合は、第２図で説明したように、
Ｎ／２ビットカードの場合は、２枚１組のＮ／２ビット
カード（ＩＩＡと１１８．　Ｉ　ＩＣと１１Ｄ）を両面
実装してゆくごとによりＮビ。

ト単位で増設してゆくことができる。またＮビットカー
ドの場合は、第２図（Ｂ）に示すように、母基板１８の
表から裏側に増設しく増設方向Ｂ）、さらにこれを母基
板１８方向（増設方向Ａ）に増設してゆくことにより同
じくＮビット単位で増設して行くことができる。

Ｎ／２ビットカード１１及びＮビットカードを両面実装
して増設する場合、同−母基板上の同一コネクタに共通
に実装できることは、既に述べたとおりである。

以上の説明においては、Ｎ＝７２Ｂ　ｉ　ｔ、Ｍ＝６４
ＫＷの場合を例にとって説明したが、本発明は、一般に
Ｍｗ×ＮＢｉｔ及びＭＷＸ　（Ｎ／２）Ｂｉｔのデータ
ビット長をもった２種類のメモリカードを用いた場合に
通用できるもので、このことは、次の実施例に関しても
同様である。

第４図及び第５図は、本発明の他の実施例を示したもの
である。第１図〜第３図の実施例に対応する部分には同
じ符号を付して説明されている。

第４図は、Ｎ／２ビットカード１１及びＮビ。

トカード１２の各コネクタビンの割付は方を説明したも
ので、同図（Ａ）はＮ／２ビットカード１１　（カード
コネクタ２１）の場合を、同図（Ｂ）はＮビットカード
１２（カードコネクタ２２）の場合を示す。ＴＬは、各
カード（又はカードコネクタ）を横方向で対称に２分す
る横方向線である。

第４図（Ｂ）に明りように示されるように、本発明の他
の実施例では、各信号線が横方向線ＴＬに対して線対称
となるように割付けられる。Ｎビットカード１２　（カ
ードコネクタ２２）の場合は、アドレス線ＡＤＤ、チッ
プセレクト線Ｃ８、ライトイネーブル線ＷＥ、データ線
（人力線Ｄｉ、出力線Ｄｏ）等の信号線が全て横方向線
ＴＬに線対称となるように割付けられるが、Ｎ／２ビッ
トカード１１（カードコネクタ２１）の場合は、Ｎ／２
ビット構成であるので、第４図（Ａ）に示すように、千
ノブセレクト線Ｃ５＝）、ライトイネ−フル線Ｗ　Ｅ　
ｏ及びＮ／２ビット分のデータ線（人力線Ｄｉ、出力線
ＤＯ）は、横方向線Ｔしの上側（又は下側でもよい）だ
けに設けられている。

各信号線符号に付された数字ｒｏｊ　、ｒｌＪ　。

「００」〜「７１」は、前述の実施例と同様に、各信号
線の個々の番号を対応するビット番号で示したものであ
る。

母基板上のパターン配線は、第２図に示した前述の実施
例の場合と同様に、データ線及びアドレス線は母基板に
対し表裏導通状態に形成されるが、チップセレクト線Ｃ
３及びライトイネーブル線は表裏導通状態とはせず、表
面側及び裏面側に取付けられた各カード毎に各信号が印
加されるようにする。また、データ線の場合、異なった
ビット番号同志がドツトＯＲ形式となるよう接続してパ
ターン配線を形成する点も前述の実施例と同様である。

第５図は、本発明の他の実施例であって、Ｎ／２ビット
カード１１及びＮビットカード１２の両面実装方法を説
明したものである。いまＮ／２ビットカードＩＩＡ及び
ＩＩＢを例にとって説明すると、母基板１７の裏面側に
取付けられるＮ／２ビットカードＩＩＢは、表面側に取
付けられたＮ／２ビットカードＩＩＡをまず母基板１７
の表面及び裏面に沿って裏面側に移動しくＮ／２ビット
カードＩＩＡ上のＰＩ点の○印がＰ２点にゆく）、した
形で取付けられる。このように両面実装することにより
、Ｎ／２ビットカー１’ｌｌＡ及び１１Ｂのデータ線や
他の信号線が対応するパターン配線に接続されてＮビッ
ト構成のものとなる。

Ｎ／２ビットカード１１及びＮビットカート用２の内部
の構成は、いずれも第３図のものと同じであり、各カー
ドの増設の方法も前述の実５！　ｆｌ＋と同様であるの
で、これらについて説明は省略する。

以上の各実施例で説明したように、本発明によればＮ／
２ビットカードまたはＮビットの各メモリカードを駆動
、制御する論理部、あるいはこのメモリ装置を使用する
側とのインタフェースを制御する論理部会てが搭載され
ている母基板そのものを変更の対象から除外して、メモ
リ素子及び必要な周辺回路素子のみが搭載されているメ
モリカードを差し換えることにより、同じ母基板を用い
て記憶容量を所望のものに増設することができる。

Ｃ発明の効果〕 以上説明したように、本発明によれば、データビット長
及びビット構成の異なる２種類のメモリカードを、同一
の母基板を用いて共通に互換性をもって実装することが
できる。したがって、同じ母基板を用いてデータビット
長の大きいメモリカードに差し換えることにより記憶容
量を容易に増加することができる。また、データビット
長の異なるメモリカードに対して別個に母基板を設ける
場合に比し、大幅にコストを低減することができる。異
なるデータビット長及びビット構成をもった２つのメモ
リカードに対する母基板が共通であるため、母基板のた
めの論理設計が一回ですみ、その開発経費及び時間を大
きく低減することができる。さらに、両メモリカードの
物理的大きさが変わらないため、データビット長の大き
いメモリカードに差し換える場合に、周辺のハードウェ
アの変更を僅かなものにとどめることができる。これら
のことは、メモリ素子の記憶密度が年々向上している現
在の状況下においては極めて有利なごとである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリカードのコネ
クタピンの割付方法の説明図、第２図は本発明の一実施
例における両面実装方式及び母基板上のパターン配線の
説明図、第３図は、本発明の一実施例におけるＮ／２ビ
ットカー）′及びＮビットカードの各回路構成の説明図
、第４図は本発明の他の実施例におけるメモリカードの
コネクタピンの割付は方法の説明図、第５図は本発明の
他の実施例における両面実装方式の説明図、第６図はメ
モリカードの構成の説明図である。 図中、１１　、　Ｉ　ＩＡ〜１１０はＮ　／　２ビット
カード、１２，１２Ａ、１２ＢはＮビットカート、１３
．１３Ａ〜１３Ｄ、１４，１４Ａ、１４Ｂはメモリ素子
、１５．１６はバッファ、＋７ｉ１１１は母基板、１９
　　ｏｏ〜１９−７＋　はパターン配線、２０はバッド
、２１．２２はカートコネクタ、２３はカード基板、２
４はメモリ素子、２５・・・カードコネクタを示す。 第１図 （Ａ） （Ｂ）

Claims (2)

【特許請求の範囲】
1. （１）「データビット長の異なる２種類のメモリカード
   を両面実装方式を用いた母基板上のコネクタ手段に共通
   に実装するメモリカード実装方式であって、一方のメモ
   リカードのデータビット長をＭワード×Ｎビットとした
   ときに他方の他方のメモリカードのデータビット長をＭ
   ワード×Ｎ／２ビットに設定し、各メモリカードのコネ
   クタ手段への信号線の割付けは、Ｎビットカードにおい
   ては、データ線はＮ／２ビットずつ縦（又は横）方向線
   に対して線対称となるように、データ線以外の信号線は
   コネクタ手段の縦（又は横）方向線に対し線対称となる
   ように割付け、Ｎ／２ビットカードにおいては、データ
   線は、縦（又は横）方向線の一方の側にのみ割付けるよ
   うにし、Ｎ／２ビットカードを用いるときは、このカー
   ドを２枚１組用いて両面実装方式によりＮビット構成に
   することによりＭワード×Ｎビットの記憶容量を形成さ
   せ、Ｎビットカードを用いるときは、１枚１組でＮビッ
   ト構成にすることによりＭワード×Ｎビットの記憶容量
   を形成させ、記憶容量を増加する場合は、これらの組単
   位で両面実装方式で増設するように」したことを特徴と
   するメモリカード実装方式。
2. （２）Ｎ／２ビットカード及びＮビットカードの記憶密
   度を変えることにより、物理的寸法においても互換性の
   あるＮ／２ビットカード及びＮビットカードを用いるよ
   うにしたことを特徴とする特許請求の範囲第１項記載の
   メモリカード実装方式。