KR0179824B1 - 아이씨 메모리 카드 - Google Patents

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Abstract

본 발명은 64 비트의 데이타 신호와 30 비트의 어드레스 신호와 8 비트의 칩 선택 신호가 지원되는 커넥터를 구비하여, 기억 용량이 증가되고, 데이타 처리 속도가 개선된 아이씨 메모리 카드에 관한 것으로서, 외부 장치와 인터페이스하기 위한 커넥터와, 그 커넥터를 거쳐서 입력되는 제어신호들에 따라 데이타의 리드와 라이트를 제어하는 제어부와, 그 제어부로 부터 출력된 내부 칩 선택 신호를 각각 입력하고, 해당 내부 칩 선택 신호에 의해 선택되어, 상기 제어부로 부터 출력되는 내부 리드 신호와 내부 라이트 신호에 따라 데이타를 입출력하는 복수개의 메모리 칩으로 구성된다.

Description

아이씨 메모리 카드
제1도는 종래의 아이씨(IC) 메모리 카드(card)의 블럭도.
제2도는 제1도의 커넥터(connector)를 설명하기 위한 종래의 아이씨 메모리 카드의 구조도로서,
(a)는 종래의 아이씨 메모리 카드의 정면도.
(b)는 종래의 아이씨 메모리 카드의 우측면도.
(c)는 종래의 아이씨 메모리 카드의 저면도.
제3도는 제1도의 각 메모리 칩에 입력되는 제어 신호들의 레벨에 따라 입출력되는 데이타 신호의 비트수를 나타낸 표.
제4도는 본 발명의 아이씨 메모리 카드(card)의 블럭도.
제5도는 제4도의 커넥터를 설명하기 위한 종래의 아이씨 메모리 카드의 구조도로서,
(a)는 본 발명의 아이씨 메모리 카드의 정면도.
(b)는 본 발명의 아이씨 메모리 카드의 우측면도.
(c)는 본 발명의 아이씨 메모리 카드의 저면도.
제6도는 제4도의 각 메모리 칩에 입력되는 제어 신호들의 레벨에 따라 입출력되는 데이타 신호의 비트수를 나타낸 표.
* 도면의 주요부분에 대한 부호의 설명
10,50 : 커넥터 20,60 : 제어부
30-33,70-77 : 메모리 칩 A0-A29: 어드레스 신호
D0-D63: 데이타 신호 P1-P136 : 핀
본 발명은 아이씨 메모리 카드에 관한 것으로, 특히 인터페이스(interface)용 커넥터(connector)로 이용되는 핀의 갯수를 증가시키고, 그 증가된 핀들을 데이타 신호, 어드레스 신호 및 제어 신호용으로 사용함으로써, 기억 용량과 데이타 처리 속도를 개선한 아이씨 메모리 카드에 관한 것이다.
종래의 아이씨 메모리 카드는 제1도에 도시된 바와 같이, 외부의 장치와 인터페이스하기 위한 커넥터(10)와, 그 커넥터(10)를 거쳐서 입력되는 어드레스 신호(A0-A25), 리드 신호(), 라이트 신호()와 제1 및 제2 칩 선택 신호(),()와 같은 제어 신호들에 따라, 데이타 신호(D0- D15)의 입출력을 제어하는 제어부(20)와, 그 제어부(20)로 부터 출력된 내부 리드 신호(OE*), 내부 라이트 신호(WE*) 및 제1 내부 칩 선택 신호(CE0*)에 따라, 데이타 신호(D0- D7)를 입출력하는 제1 메모리 칩(30)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제2 내부 칩 선택 신호(CE1*)에 따라, 데이타 신호(D0- D7)를 입출력하는 제2 메모리 칩(31)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 상기 제1 내부 칩 선택 신호(CE0*)에 따라, 데이타 신호(D8- D15)를 입출력하는 제3 메모리 칩(32)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제2 내부 칩 선택 신호(CE1*)에 따라, 데이타 신호(D8- D15)를 입출력하는 제4 메모리 칩(33)으로 구성된다.
상기 커넥터(10)는 제2도에 도시된 바와 같이, 상기 아이씨 메모리 카드의 밑면에 설치된 제1핀(P1) 부터 제68핀(P68)까지의 핀들로 구성된다.
여기서, 제1핀(P1) 부터 제34핀(P34)까지의 핀들은 제2도의 (a)에 도시된 바와 같이 소정의 간격으로 배치되고, 제35핀(P35) 부터 제68핀(P68)까지의 핀들은 제2도의 (c)와 같이 상기 제1핀(P1) 부터 제34핀(P34)까지의 핀들과 서로 나란하게 배치된다. 따라서, 상기 제1핀(P1)과 상기 제35핀(P35)은 제2도의 (b)에 도시된 바와 같이, 서로 대응되도록 배치되어 있다. 또한, 이러한 핀들(P1 - P68)의 피치 간격은 제2도의 (c)에 도시된 바와 같이 1.27±0.1mm 이다.
그리고, 상기 핀들(P1 - P68)은 어드레스 신호(A0- A25), 데이타 신호(D0- D15), 리드 신호(), 라이트 신호() 및 그 이외의 전원 전압 신호등과 같은 제어 신호들에 각각 대응되게 된다.
이와 같이 구성되는 종래의 아이씨 메모리 카드의 작용을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
커넥터(10)는 아이씨 메모리 카드를 엑세스하는 마이크로 컴퓨터와 같은 외부 장치와 연결된다. 이러한 엑세스는 상기 아이씨 메모리 카드에 저장된 데이타가 리드(read)되거나, 새로운 데이타가 아이씨 메모리 카드에 라이트(write)될 때 발생된다.
그리고, 상기 외부 장치가 상기 아이씨 메모리 카드를 엑세스할 때, 리드 신호(), 라이트 신호()와 제1 및 제2 칩 인에이블 신호(), ()등과 같은 제어신호들과, 어드레스 신호(A0- A25)가 커넥터(10)를 거쳐서 제어부(20)에 입력된다.
여기서, 어드레스 신호(A0)는 제어 신호로도 사용되고, 새로운 데이타가 아이씨 메모리 카드에 라이트(write)될 때는 데이타 신호(D0- D15)도 상기 제어신호 들과 함께 제어부(20)로 입력된다.
이어서, 상기 제어부(20)는 메모리 칩들(30 - 33)에 저장된 데이타를 리드하기 위한 내부 리드 신호(OE*)와, 상기 메모리 칩들(30 - 33)에 데이타를 라이트하기 위한 내부 라이트 신호(WE*)와, 제1 및 제3 메모리 칩(30),(32)을 선택하기 위한 제1 내부 칩 선택 신호(CE0*)와, 제2 및 제4 메모리 칩(31),(33)을 선택하기 위한 제2 내부 칩 선택 신호(CE1*)를 발생시킨다.
이어서, 어드레스 신호(A0- A25), 내부 리드 신호(OE*) 및 내부 라이트 신호(WE*)가 제1, 제2, 제3 및 제4 메모리 칩(30),(31),(32),(33)에 공통 입력되고, 제1 내부 칩 선택 신호(CE0*)가 제1 메모리 칩(30) 및 제3 메모리 칩(32)에, 제2 내부 칩 선택 신호(CE1*)가 제2 메모리 칩(31) 및 제4 메모리 칩(33)에 각각 입력된다.
그런데, 각 메모리 칩(30 - 33)에 입력되는 제어 신호들이 가지는 레벨에 따라, 데이타 버스(DB)로 입출력되는 데이타 신호가 달라지게 된다.
제3도를 참조하면, 데이타가 리드될 경우, 내부 리드 신호(OE*)는 로우 레벨이 되고, 내부 라이트 신호(WE*)는 하이 레벨이 된다. 그리고, 제1 및 제2 내부 칩 선택 신호(CE0*),(CE1*)의 레벨이 각각 하이일 경우, 어드레스 신호(A0)의 레벨에 관계없이, 상위 데이타 신호(D8- D15)및 하위 데이타 신호(D0- D7)에 대응되는 데이타 버스가 각각 하이 임피던스의 상태가 된다. 따라서, 메모리 칩(30 - 33)들로 부터 데이타 신호(D0- D15)가 출력되지 않고, 아이씨 메모리 카드는 대기 상태(standby state)에 있게 된다.
여기서, L은 로우 레벨을, H는 하이 레벨을, X는 관계없음(don't care)을 각각 의미하고, HIGH-Z는 해당 데이타 버스가 하이 임피던스의 상태임을, I 는 라이트를, O는 리드를 각각 나타낸다.
제1 내부 칩 선택 신호(CE0*)의 레벨이 로우이고, 제2 내부 칩 선택 신호(CE1*)의 레벨이 하이이며, 어드레스 신호(A0)의 레벨이 로우일 경우, 상위 데이타 신호(D8- D15)에 대응되는 데이타 버스는 하이 임피던스의 상태로 되고, 제1 메모리 칩(30)으로 부터 출력된 하위 데이타 신호(D0- D7)가 데이타 버스(DB)를 거쳐서 제어부(20)로 출력된다. 여기서, 어드레스 신호(A0)의 레벨이 하이이면, 하위 데이타 신호(D0- D7)에 대응되는 데이타 버스가 하이 임피던스의 상태로 되어, 제3 메모리 칩(32)으로 부터 출력된 상위 데이타 신호(D8- D15)가 데이타 버스(DB)를 거쳐서 제어부(20)로 출력된다. 이어서, 상기 제어부(20)에 입력된 하위 데이타 신호(D0- D7) 또는 상위 데이타 신호(D8- D15)는 커넥터(10)를 거쳐서 외부 장치로 출력되어, 결과적으로 8 비트의 데이타가 상기 외부 장치에 의해 리드된다.
제1 내부 칩 선택 신호(CE0*)의 레벨이 하이이고, 제2 내부 칩 선택 신호(CE1*)의 레벨이 로우이며, 어드레스 신호(A0)의 레벨이 로우일 경우, 상위 데이타 신호(D8- D15)에 대응되는 데이타 버스가 하이 임피던스의 상태로 되어, 제2 메모리 칩(30)으로 부터 출력된 하위 데이타 신호(D0- D7)가 데이타 버스(DB)를 거쳐서 제어부(20)로 출력된다. 여기서, 어드레스 신호(A0)의 레벨이 하이이면, 하위 데이타 신호(D0- D7)에 대응되는 데이타 버스가 하이 임피던스의 상태로 되어, 제4 메모리 칩(32)으로 부터 출력된 상위 데이타 신호(D8- D15)가 데이타 버스(DB)를 거쳐서 제어부(20)로 출력된다. 따라서, 상기와 마찬가지로 8 비트의 데이타가 상기 외부 장치에 의해 리드된다.
제1 내부 칩 선택 신호(CE0*) 및 제2 내부 칩 선택 신호(CE1*)의 레벨이 각각 로우일 경우, 어드레스 신호(A0)의 레벨에 관계없이, 제1 메모리 칩(30) 또는 제2 메모리 칩(31)으로 부터 하위 데이타 신호(D0- D7)가, 제3 메모리 칩(32) 또는 제4 메모리 칩(33)으로 부터 상위 데이타 신호(D8- D15)가 데이타 버스(DB)를 거쳐서 제어부(20)로 각각 출력된다. 따라서, 16 비트의 데이타가 상기 외부 장치에 의해 리드된다.
한편, 새로운 데이타가 아이씨 메모리 카드에 라이트될 경우, 내부 리드 신호(OE*)는 하이 레벨이 되고, 내부 라이트 신호(WE*)는 로우 레벨이 된다. 그래서, 제3도에 도시된 바와 같이, 데이타가 리드될 경우와 같은 방식으로 제어 신호들의 레벨에 따라, 새로운 데이타가 제1 메모리 칩(30) 부터 제4 메모리 칩(30 - 40)에 각각 저장되게 된다.
그러나, 종래의 아이씨 메모리 카드는 26 비트의 어드레스 신호를 사용함으로써, 최대 64 메가 바이트(mega byte)의 기억 용량을 가지고, 하나의 내부 칩 선택 신호가 복수개의 메모리 칩에 공통으로 연결되어, 최대 16 비트의 데이타를 병렬로 입출력할 수 있기 때문에, 상기 외부 장치가 32 비트 또는 64 비트를 병렬로 처리하는 시스템이면, 데이타 처리 속도가 떨어지게 된다.
따라서, 본 발명의 목적은 인터페이스용 커넥터로 이용되는 핀의 수를 증가시키고, 그 증가된 핀들을 데이타 신호, 어드레스 신호 및 제어 신호용으로 사용함으로써, 기억 용량이 증가되고, 데이타 처리 속도가 개선된 아이씨 메모리 카드를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 외부 장치와 인터페이스하기 위한 커넥터와, 그 커넥터를 거쳐서 입력되는 제어 신호들에 따라 데이타의 리드와 라이트를 제어하는 제어부와, 그 제어부로 부터 출력된 내부 칩 선택 신호를 입력하고, 해당 칩 선택 신호에 의해 인에이블되어, 상기 제어부로 부터 출력되는 리드신호와 라이트신호에 따라 데이타를 입출력하는 복수개의 메모리 칩으로 구성된다.
이하, 본 발명에 의한 아이씨 메모리 카드의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 의한 아이씨 메모리 카드의 실시예는 제4도에 도시된 바와 같이, 외부의 장치와 인터페이스하기 위한 커넥터(50)와, 그 커넥터(50)와 연결된 어드레스 버스(AB)를 거쳐서 입력되는 어드레스 신호(A0- A29), 리드 신호(), 라이트 신호() 및 제1 칩 선택 신호() 내지 제8 칩 선택 신호()와 같은 제어신호들에 따라, 데이타 신호(D0- D63)의 입출력을 제어하는 제어부(60)와, 그 제어부(60)로 부터 출력된 내부 리드 신호(OE*), 내부 라이트 신호(WE*) 및 제1 내부 칩 선택 신호(CE0*)에 따라 데이타 신호(D0- D7)를 입출력하는 제1 메모리 칩(70)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제2 내부 칩 선택 신호(CE1*)에 따라 데이타 신호(D8- D15)를 입출력하는 제2 메모리 칩(71)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제3 내부 칩 선택 신호(CE2*)에 따라 데이타 신호(D16- D23)를 입출력하는 제3 메모리 칩(72)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제4 내부 칩 선택 신호(CE3*)에 따라 데이타 신호(D24- D31)를 입출력하는 제4 메모리 칩(73)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제5 내부 칩 선택 신호(CE4*)에 따라 데이타 신호(D32- D39)를 입출력하는 제5 메모리 칩(74)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제6 내부 칩 선택 신호(CE5*)에 따라 데이타 신호(D40- D47)를 입출력하는 제6 메모리 칩(75)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제7 내부 칩 선택 신호(CE6*)에 따라 데이타 신호(D48- D55)를 입출력하는 제7 메모리 칩(76)과, 상기 내부 리드 신호(OE*), 상기 내부 라이트 신호(WE*) 및 제8 내부 칩 선택 신호(CE7*)에 따라 데이타 신호(D56- D63)를 입출력하는 제8 메모리 칩(77)으로 구성된다.
상기 커넥터(50)는 제5도에 도시된 바와 같이, 상기 아이씨 메모리 카드의 밑면에 설치된 제1핀(P1) 부터 제136핀(P136)까지의 핀들로 구성된다. 여기서, 제1핀(P1) 부터 제68핀(P68)까지의 핀들은 제5도의 (a)에 도시된 바와 같이 소정의 간격으로 배치되고, 제69핀(P69) 부터 제136핀(P136)까지의 핀들(도면 미도시)은 상기 제1핀(P1) 부터 제68핀(P68)까지의 핀들과 서로 나란하게 배치된다. 따라서, 제5도의 (b)에 도시된 바와 같이, 제1핀(P1)과 상기 제69핀(P69), 제2핀(P2)과 제70핀(P70)은 서로 나란하게 배치되어 있는데, 서로 나란하게 배치된 핀들 사이의 하단 간격이 상단 간격보다 좁아지도록 상기 제1핀(P1) 및 상기 제2핀(P2)은 구부러진 형태를 갖는다.
또한, 상기 핀들(P1 - P68)은 제5도의 (c)에 도시된 바와 같이, 제1행의핀(P1,P3,P5, …, P65,P67)들과, 제2행의핀(P2,P4,P6, …, P66,P68)들과, 제3행의핀(P69,P71,P73, …, P133,P135)들 및 제4행의핀(P70,P72,P74, …, P134,P136) 들로 나누어져 배치되고, 그들 4개의 행 중에서 서로 인접한 행의 핀들은 그 핀들의 피치가 일치하지 않도록 서로 엇갈리게 배치되며, 그 피치 간격은 0.635±0.05mm 이다. 이에 따라, 상기 핀들(P1 - P136)의 피치 간격이 종래의 피치 간격(1.27±0.1mm)보다 작아져서, 상기 커넥터(50)는 종래의 커넥터와 동일한 크기를 갖지만 보다 많은 핀들을 포함할 수 있게 된다.
그리고, 상기 핀들(P1 - P136)은 어드레스 신호(A0- A29), 데이타 신호(D0- D63), 리드 신호(), 라이트 신호() 및 칩 선택 신호들(-)과 같은 제어 신호들에 각각 대응되게 된다.
이와 같이 구성되는 본 발명에 의한 아이씨 메모리 카드의 작용 및 효과를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
외부 장치가 아이씨 메모리 카드를 엑세스할 때, 리드 신호(), 라이트 신호() 및 칩 선택 신호(-)들과 같은 제어신호들과, 어드레스 신호 (A0- A29)가 커넥터(50)를 거쳐 제어부(60)에 입력된다. 그리고, 새로운 데이타가 아이씨 메모리 카드에 라이트될 때는 데이타 신호(D0- D63)도 상기 제어 신호들과 함께 제어부(60)에 입력된다.
이어서, 상기 제어부(60)는 상기 리드 신호(), 상기 라이트 신호() 및 칩 선택 신호(-)들을 내부 회로의 동작에 맞도록 변환시켜, 메모리 칩(70 - 77)들에 저장된 데이타를 출력하기 위한 내부 리드 신호(OE*), 상기 메모리 칩(70 - 77)들에 데이타를 저장하기 위한 내부 라이트 신호(WE*) 및 상기 메모리 칩(70 - 77)들 중에서 한 메모리 칩을 선택하기 위한 내부 칩 선택 신호(CE0* - CE7*)들을 해당되는 메모리 칩으로 출력한다. 그리고, 상기 데이타 신호(D0- D63)는 상기 제어부(60)에서 상기 제어 신호들에 의해 버퍼링되어, 데이타 버스(DB)를 거쳐서 각 메모리 칩(70 - 77)으로 입력되거나 커넥터(50)를 거쳐 상기 외부 장치로 출력되게 된다.
그리고, 어드레스 신호(A0- A29), 내부 리드 신호(OE*) 및 내부 라이트 신호(WE*)가 제1 메모리 칩(70)으로 부터 제8 메모리 칩(77)에 공통입력되고, 제1 내부 칩 선택 신호(CE0*)가 제1 메모리 칩(70)에, 제2 내부 칩 선택 신호(CE1*)가 제2 메모리 칩(71)에, 제3 내부 칩 선택 신호(CE2*)가 제3 메모리 칩(72)에, 제4 내부 칩 선택 신호(CE3*)가 제4 메모리 칩(73)에, 제5 내부 칩 선택 신호(CE4*)가 제5 메모리 칩(74)에, 제6 내부 칩 선택 신호(CE5*)가 제6 메모리 칩(75)에, 제7 내부 칩 선택 신호(CE6*)가 제7 메모리 칩(76)에, 제8 내부 칩 선택 신호(CE7*)가 제8 메모리 칩(77)에 각각 입력된다.
이에 따라, 메모리 칩(70 - 77)들 중에서 로우 레벨의 내부 칩 선택 신호가 입력되는 메모리 칩으로 부터 해당되는 8 비트의 데이타 신호(D0- D7),(D8- D15),(D16- D23),(D24- D31),(D32- D139),(D40- D47), (D48- D55), (D56- D63)가 데이타 버스(DB)를 거쳐서 각각 입출력되게 된다.
따라서, 상기 로우 레벨의 내부 칩 선택 신호가 1개, 2개, 4개, 6개이면, 8 비트, 16 비트, 32 비트, 64 비트의 데이타가 각각 입출력되고, 하이 레벨의 내부 칩 선택 신호가 입력되는 메모리 칩과 연결된 데이타 버스(DB)는 하이 임피던스의 상태가 된다.
결과적으로, 본 발명에 의한 아이씨 메모리 카드에서는 최대 64 비트의 데이타가 병렬로 리드 또는 라이트될 수 있고, 어드레스 신호(A0)가 제어신호로 사용되면, 상기 어드레스 신호(A0)와 상기 내부 칩 선택 신호(CE0* - CE7*)들이 조합되어 사용됨으로써, 아이씨 메모리 카드의 기억 용량이 증가될 수 있다.
이상에서 설명된 바와 같이, 본 발명에 의한 아이씨 메모리 카드에 있어서, 커넥터에 포함되는 핀의 갯수가 증가되어 어드레스 신호의 비트수 및 병렬로 처리될 수 있는 데이타 신호의 비트수가 증가되고, 각 내부 칩 선택 신호가 메모리 칩에 일대일로 연결되어, 기억 용량이 증가되고, 데이타의 처리 속도가 향상되는 효과가 있다. 또한, 본 발명에 의한 아이씨 메모리 카드는 커넥터의 크기가 종래의 것과 동일하므로, 큰 기억 용량과 빠른 데이타 처리속도를 필요로 하는 휴대용 기기에 이용될 수 있는 효과를 가진다.

Claims (2)

  1. 30개의 어드레스 신호용 핀, 64개의 데이터 신호용 핀 및 8개의 내부 칩 선택 신호용 핀을 포함한 136개의 인터페이스핀에 의해 외부 장치와 인터페이스하기 위한 커넥터와, 상기 커넥터를 거쳐서 입력되는 제어 신호들에 따라 데이타의 리드와 라이트를 제어하는 내부리드신호 및 라이트신호를 발생함과 아울러 복수개의 내부칩선택신호를 발생하는 제어부와, 상기 제어부로 부터 출력되는 복수개의 내부 칩 선택 신호에 각각 일대일로 대응되어 칩 인에이블 상태로 선택되고, 상기 제어부로 부터 출력되는 내부 리드 신호 및 내부 라이트 신호에 따라 데이타를 입출력하는 복수개의 메모리 칩을 포함하여 구성된 것을 특징으로 하는 아이씨 메모리 카드.
  2. 제1항에 있어서, 상기 인터페이스용 핀들은 제1행 부터 제4행까지의 4 개의 행으로 나누어져 배치되고, 상기 4개의 행들 중에서 서로 인접한 행의 인터페이스용 핀들은 그 인터페이스용 핀들의 피치가 일치하지 않도록 서로 엇갈리게 배치되어, 상기 인터페이스용 핀들의 피치 간격이 협소하게 구성된 것을 특징으로 하는 아이씨 메모리 카드.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028781A (en) * 1996-12-19 2000-02-22 Texas Instruments Incorporated Selectable integrated circuit assembly and method of operation
US6463509B1 (en) 1999-01-26 2002-10-08 Motive Power, Inc. Preloading data in a cache memory according to user-specified preload criteria
US6370614B1 (en) 1999-01-26 2002-04-09 Motive Power, Inc. I/O cache with user configurable preload
ATE229677T1 (de) * 1999-06-04 2002-12-15 Udekem D Acoz Xavier Guy Ber D Speicherkarte
US6609169B1 (en) 1999-06-14 2003-08-19 Jay Powell Solid-state audio-video playback system
US6751113B2 (en) * 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
JP3963744B2 (ja) * 2002-03-15 2007-08-22 富士通株式会社 チップセレクト信号による制御を変更可能なメモリ装置
CN100351858C (zh) * 2003-04-23 2007-11-28 松下电器产业株式会社 半导体存储装置
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
TWI262594B (en) * 2004-12-09 2006-09-21 C One Technology Corp Multi-mode flash memory integrated circuit
US20060285419A1 (en) * 2005-06-16 2006-12-21 Chi-Cheng Hung Flexible capacity memory IC

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237674A (en) * 1987-04-11 1993-08-17 Apple Computer, Inc. Self identifying scheme for memory module including circuitry for identfying accessing speed
JPH023841A (ja) * 1988-06-20 1990-01-09 Mitsubishi Electric Corp Ｉｃメモリカード
JP2898016B2 (ja) * 1989-06-23 1999-05-31 新日本製鐵株式会社 メモリ装置
JPH03248249A (ja) * 1990-02-27 1991-11-06 Mitsubishi Electric Corp Ｉｃメモリカード
US5422855A (en) * 1992-03-31 1995-06-06 Intel Corporation Flash memory card with all zones chip enable circuitry
JPH0765139A (ja) * 1993-08-23 1995-03-10 Mitsubishi Electric Corp Ｉｃメモリカード
US5375084A (en) * 1993-11-08 1994-12-20 International Business Machines Corporation Selectable interface between memory controller and memory simms
US5438536A (en) * 1994-04-05 1995-08-01 U.S. Robotics, Inc. Flash memory module

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