JPH0312742B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリカードの実装方式、特に搭載
するメモリ素子のビツト構成の相違等によりデー
タビツト長の異なる２種類のメモリカードを、両
面実装方式を用いた母基板上のコネクタ手段に共
通に実装でき、かつ両メモリカードが互換性をも
つて実装できるようにしたメモリカード実装方式
に関する。

〔従来の技術〕

メモリカードは、第６図に示すように、カード
基板２３上に多数のメモリ素子２４とこれらのメ
モリ素子２４にアクセスを行つたりレベル変換等
を行う複数の周辺回路素子（図示せず）が配置さ
れ、カード基板２３の下端には、メモリカードを
実装する母基板（図示せず）にメモリカードを取
付けるとともに電気的な接続を行うカードコネク
タ２５が設けられている。

メモリ素子２４は、MOS形ダイナミツクRAM
（MOS−DRAM）やMOS形スタテイツクRAM
（MOS−SRAM）であり、現在、MOS−DRAM
には256KBit／Chipのものが、MOS−SRAMに
は64KBit／Chipのものが主に用いられている。

しかしながら、近年のRAMの記憶密度は年々
向上しており、近い将来、MOS−DRAMには
1MBit／Chipのものが現われ、MOS−SRAMも
256KBit／Chipが主に用いられるようになるもの
と考えられている。

この場合、RAMの記憶密度を向上させる方式
として、ワード方向に増加させる方式とビツト方
向に増加させる方式が用いられている。これらの
方式を、MOS−SRAMの記憶密度が64KBitから
256KBitに向上した場合を例にとつて説明する
と、前者は、64KBit＝64Kw（ｗ：ワード）×1Bit
のデータビツト長のものを256KBit＝256Kw×
1Bitのデータビツト長に増加させる方式で、この
場合は、RAMのビツト構成が不変であるため互
換設計及び論理設計が容易であるが、記憶容量の
増設単位すなわちメモリカードがワード数に比例
して増加することになるので、記憶容量が巨大化
し記憶容量を適度に選ぶことが困難であるので実
際的でない。

後者は、64KBit＝64Kw×1Bitを256KBit＝
64Kw×4Bitのデータビツト長に増加させる方式
であり、この場合は、記憶容量の増設単位を
64KBitと同じようにすることができるので、記
憶容量を適度に選ぶことができる。したがつて、
RAMの記憶密度が年々増大する現状において
は、後者の方式が一般に用いられている。しかし
ながら、後者の方式は、64KBitと256KBitの場
合でビツト構成が異なるため、互換設計しようと
しても、メモリカードの大きさや構成が変わつて
しまい互換設計ができない。したがつて、
64KBit用と256KBit用の母基板を別々に設計し
ているのが現状である。さらに、現在使用してい
る64KBit用の母基板がすぐ次の256KBitの時代
には使用できなくなつてしまうという不都合もあ
る。

〔発明が解決しようとする問題点〕

前述のように、従来のメモリカード実装方式に
おいては、記憶密度の高いメモリ素子を用いて記
憶容量を増加しようとする場合、ワード方向に増
加する方式は、増設単位が粗大化してしまうので
実際的でなく、ビツト方向に増加する方式は、増
設単位を増加することなく記憶容量を増加するこ
とができる反面、現用のメモリ素子と記憶密度の
より高いメモリ素子を配置したメモリカード間の
互換性が確保できなくなるという問題がある。こ
のように、従来のメモリカード実装方式において
は、メモリ素子の記憶密度を増加させて記憶容量
を増加しようとする場合、増設単位を大きくさせ
ないようにするとともに、異なる記憶密度のメモ
リ素子を配置したメモリカード間に互換性を持た
せることができないという問題があつた。

〔問題点を解決するための手段〕

本発明は、前述の問題点を解消したメモリカー
ド実装方式を提供するもので、そのための手段と
して、データビツト長の異なる２種類のメモリカ
ードを両面実装方式を用いた母基板上のコネクタ
手段に共通に実装するメモリカード実装方式であ
つて、一方のメモリカードのデータビツト長をＭ
ワード×Ｎビツトとしたときに他方の他方のメモ
リカードのデータビツト長をＭワード×Ｎ／２ビ
ツトに設定し、各メモリカードのコネクタ手段へ
の信号線の割付けは、Ｎビツトカードにおいて
は、データ線はＮ／２ビツトずつ縦（又は横）方
向線に対して線対称となるように、データ線以外
の信号線はコネクタ手段の縦（又は横）方向線に
対し線対称となるように割付け、Ｎ／２ビツトカ
ードにおいては、データ線は、縦（又は横）方向
線の一方の側にのみ割付けるようにし、Ｎ／２ビ
ツトカードを用いるときは、このカードを２枚１
組用いて両面実装方式によりＮビツト構成にする
ことによりＭワード×Ｎビツトの記憶容量を形成
させ、Ｎビツトカードを用いるときは、１枚１組
でＮビツト構成にすることによりＭワード×Ｎビ
ツトの記憶容量を形成させ、記憶容量を増加する
場合は、これらの組単位で両面実装方式で増設す
るように構成したものである。

〔作用〕

Ｎ／２ビツト構成のＮ／２ビツトカードを母基
板上に実装する場合は、このカードを２枚１組用
いて両面実装方式によりＭワード×Ｎビツトの記
憶容量を形成させ、さらに記憶容量を増加すると
きは、前記組単位でＮ／２ビツトカードを両面実
装方式で増設する。Ｎビツト構成のＮビツトカー
ドを基板上に実装する場合は、このカードを１枚
１組用いてＭワード×Ｎビツトの記憶容量を形成
させ、さらに記憶容量を増加するときは、Ｎビツ
トカードを両面実装方式により増設する。これに
より、データビツト長及びビツト構成の異なる
Ｎ／２ビツトカードとＮビツトカードを同一の母
基板を用いて実装することができ、カード間に互
換性をもたせることができる。

〔実施例〕

本発明の実施例を、図面を参照して詳細に説明
する。

第１図〜第３図は、本発明の一実施例を示した
もので、第１図は、メモリカードのコネクタピン
の割付けの説明図、第２図は両面実装方式及び母
基板上のパターン配線の説明図、第３図はＮ／２
ビツトカード及びＮビツトカードの各回路構成の
説明図である。

第１図〜第３図において、１１Ａ〜１１Ｄは
Ｎ／２ビツトカードで、内部にMw×Ｎ／
2Bit1W：ワード）のデータビツト長の記憶容量
を有するＮ／２ビツト構成のメモリカードであ
る。これらを区別しないときは、単に符号１１で
示す。１２Ａと１２ＢはＮビツトカードで、内部
にMw×NBitのデータビツト長の記憶容量を有
するＮビツト構成のメモリカードである。これら
を区別しないときは、単に符号１２で示す。１３
Ａ〜１３ＤはそれぞれMw×1Bit（図示のものは
Ｍ＝64K）のメモリ素子で、以下これらを区別し
ないときは単にメモリ素子１３という。１４Ａ，
１４ＢはそれぞれMw×4Bit（図示のものはＭ＝
64K）のメモリ素子で、以下、これらを区別しな
いときは単にメモリ素子１４という。１５−₁〜
１５−₄，１６−₁〜１６−₄はそれぞれバツフア
である。１７，１８はメモリカード１１，１２が
それぞれ実装される母基板で、両者は同一のもの
である。１９−₀₀〜１９−₇₁は母基板１７，１８
に配線されたパターン配線で、これらを区別しな
いときは、単にパターン配線１９という。２０は
母基板１７，１８の表裏を導通するパツドで、各
パツドは混同の恐れがないので共通した２０で示
す。２１，２２はカードコネクタである。

次に、第１図〜第３図に示された実施例を、Ｍ
が64KW、Ｎが72である場合を例にとつて説明す
る。したがつて、Ｎ／２ビツトカード１１は、第
２図Ａに示すように、64KW×36Bitのデータビ
ツト長を有する36ビツト構成のものとなり、Ｎビ
ツトカード１２は、第２図Ｂに示すように、
64KW×72Bitのデータビツト長を有する72ビツ
ト構成のものとなる。また、メモリ素子１３は、
第２図Ａに示すように、64KW×1Bit（64KBit）
構成となり、メモリ素子１４は、第２図Ｂに示す
ように、64KW×4Bit（256KBit）構成となる。
両メモリ素子は例えばSRAMによつて構成され
る。

この64KRAMのメモリ素子１３と256KRAM
のメモリ素子１４の構造的な大きさは略同じであ
り、またそれらの周辺回路素子にも大きな変更は
ない。したがつて、Ｎ／２ビツトカード１１とＮ
ビツトカード１２は、物理的に同じ大きさ、形状
のものを使用することができる。さらに、本発明
においては、次に説明するようにコネクタの構造
も同じくなるようにすることにより、同一の母基
板上で両カードを互換できるようにした。

Ｎ／２ビツトカード１１及びＮビツトカード１
２のコネクタピンの割付け方を第１図で説明する
と、各カードのカードコネクタ２１及び２２を縦
方向に分割し、アドレス線ADD、チツプセレク
ト線CS、データ入力線Diとデータ出力線D₀を有
するデータ線、ライトイネーブル線WE等の各信
号線を縦方向線LLに対して線対称となるように
割付け、それぞれのコネクタピンに接続する。な
お、各信号線の符号に付された「０」，「１」，
「00」〜「35」の各数字は、各信号線の個々の番
号を対応するビツト番号で示したものである。

Ｎビツトカード１２の場合は、第２図Ｂに示す
ように全ての信号線が線対称となるように割付け
られるが、Ｎ／２ビツトカード１１の場合は、第
１図Ａに示すように、チツプセレクト線CS₀、ラ
イトイネーブル線WE₀、データ入力線Di₀₀〜
Di₃₅、データ出力線D₀₀₀〜D₀₃₅は、縦方向線LLの
片側半分だけに割付け、他の半分には割付けない
ようにしておく。

次に、Ｎ／２ビツトカード１１及びＮビツトカ
ード１２の各母基板１７及び１８に両面実装方式
により取り付ける方法を、第２図により説明す
る。なお、本発明においては、両カード１１及び
１２を各母基板１７及び１８に取付ける場合に、
各カードコネクタを介して行われるが、いちいち
カードコネクタに言及するまでもないので、以下
の説明においては、カードコネクタ２１及び２２
は省略されている。

まず、メモリカードの両面実装方式は、第２図
Ｄに示すように、表面側のメモリカード１１Ａ，
１２Ａを縦方向線LLのまわりに180゜回転（Ｏ印
P₁が反対側のP₂にゆく）した形で、メモリカー
ド１１Ｂ，１２Ｂが裏面側に実装される。

第２図Ａは、Ｎ／２ビツトカード１１の実装方
式を示したもので、Ｎ／２ビツトカード１１Ａ及
び１１Ｂが１組となつて母基板１７の表と裏面側
に両面実装され、記憶容量を増加するときは、矢
印で示した増設方向Ａに１組のＮ／２ビツトカー
ド１１Ｃ及び１１Ｄを両面実装して増設してゆ
く。

第２図Ｂは、Ｎビツトカード１２の実装方式を
示したもので、まずＮビツトカード１２Ａが母基
板１８の表面側に取付けられ、更に記憶容量を増
加させるときは、Ｎビツトカード１２ＢがＮビツ
トカード１２Ａに対応する裏面側に取付けられて
両面実装される。さらに記憶容量を増加するとき
は、図示した矢印の増設方向ＡにＮビツトカード
１２を表から裏の順番で（増設方向Ｂ）両面実装
してゆきながら増設してゆく。

第２図Ｃは、母基板１７及び１８におけるデー
タ線のパターン配線方法を説明したもので、同図
Ｃは同図Ａ及びＢの母基板１７及び１８を表面側
からみたものである。なお、母基板１７及び１８
は同じものであるので、以下母基板１７を例にと
つて説明する。

母基板１７のパターン配線は、図示のように、
各Ｎ／２ビツトカード１１Ａ〜１１Ｄのデータ線
が、データ入力線Diの場合もデータ出力線D₀の
場合も、異なつたビツト番号同志がドツトOR形
式となるように接続される。すなわち、表面側の
「00」〜「35」のビツト番号に当るデータ線同志
及び裏面側の「36」〜「71」のビツト番号に当る
データ線同志がそれぞれ接続されて、それぞれパ
ターン配線１９−₀₀〜１９−₇₁を形成する。

これらのパターン配線１９は、それぞれ対応す
るパツド２０により、母基板１７の表裏面を図示
のように導通する。

この母基板１７に、１組のＮ／２ビツトカード
１１（例えば１１Ａと１１Ｂ）を両面実装すると
きは、表面側のＮ／２ビツトカード１１Ａの番号
「00」〜「35」のデータ線は、パターン配線１９
−₀₀〜１９−₃₅に接線され、裏面側のＮ／２ビツ
トカード１１Ｂの番号「00」〜「35」のデータ線
は、パターン配線１９−₃₆〜１９−₇₁に接続され
る。ここで実質的に72ビツトが構成される。Ｎ／
２ビツトカード１１Ｃは１１Ａと同様であり、１
１Ｄは１１Ｂと同様である。なお、各信号線が図
示しないカードコネクタを介して母基板１７に搭
載されるものであることは、前述のとおりであ
る。

母基板１８にＮビツトカード１２を両面実装す
るときは、表面側のＮビツトカード１２Ａの番号
「00」〜「35」のデータ線はパターン配線１９−
₀₀〜１９−₃₅に、番号「36」〜「71」のデータ線
はパターン配線１９−₃₆〜19−₇₁に接続される。
また裏面側のＮビツトカード１２Ｂの番号「00」
〜「35」のデータ線はパターン配線１９−₃₆〜１
９−₇₁に、番号「36」〜「71」のデータ線はパタ
ーン配線１９−₀₀〜１９−₃₅に接続される。

したがつて、Ｎビツトカード１２Ａ及び１２Ｂ
は、第２図Ｂに示すように両面実装される。なお
Ｎビツトカード１２Ｂは母基板１８の裏面側に取
付けられるため、アドレス線、データ線等のビツ
トの意味付けが変ることになるが、このことは、
メモリ装置としての動作には何等支障をきたさな
いので、実際上特に問題とならない。すなわち、
まず、データ線においては、ここでは記載してい
ないが、第２図Ｃと同じような入力線のパターン
「00」〜「35」と「36」〜「71」があつてパター
ン「00」〜「35」の入力線は表面のＮビツトカー
ド１２Ａのカード番号「00」〜「35」に信号を入
力し、裏面のカード１２Ｂにはカードの番号
「36」〜「71」に信号を入力する。一方、パター
ン「36」〜「71」の入力線は表面の１２Ａのカー
ドの番号「36」〜「71」に信号を入力し、裏面の
１２Ｂのカードには番号「00」〜「35」に信号を
入力する。

メモリカード内では入力信号と出力信号は１：
１で同一であるから、メモリカードの出力は第２
図Ｃの１９−₀₀〜１９−₃₅の出力線パターンに、
表面のカード１２Ａのカード番号「00」〜「35」
が、裏面の１２Ｂのカードのカード番号「36」〜
「71」がそれぞれ出力され、同様に１９−₃₆〜１
９−₇₁の出力線パターンには、表面１２Ａカード
のカード番号「36」〜「71」が、裏面１２Ｂカー
ドのカード番号「00」〜「35」がそれぞれ出力さ
れる。

従つて裏面のカードのみがカードの番号とは異
なつたデータが入力され、また出力されていくこ
とになるが、この現象はこのメモリを使う側から
見た場合、何ら支障はない。

次にアドレス線においても、表面と裏面でのア
ドレスビツトの重み付けが変わつてしまうが、ア
ドレスとしての独立性には何ら問題はなく、これ
もメモリを使う側からみれば支障はない。

次に母基板１７，１８における、データ線以外
の信号線に対するパターン配線について説明する
と、アドレス線ADDに対するパターン配線は、
データ線に対するパターン配線と同様に、パツド
により表裏導通状態に形成される（図示せず）。
また、チツプセレクト線CS及びライトイネーブ
ル線WEに対するパターン配線は、いずれも表裏
導通とはせず、表面側及び裏面側に取付けられる
各カード毎にデコードされた各信号が印加される
ようにする（図示せず）。

第３図は、Ｎ／２ビツトカード１１及びＮビツ
トカード１２における、各メモリ素子１３及び１
４に関する部分の回路構成を示したものである。

Ｎ／２ビツトカード１１の場合は、同図Ａのよ
うに、64KW×1Bitのメモリ素子１３−₀〜１３
−₃₅が36個配置され36ビツト構成となつている。
このＮ／２ビツトカード１１では、第１図及び第
２図に示したように、データ線はカードコネクタ
の片側面だけにのみ出ているため、Ｎ／２ビツト
カード１１ＡによりＮ／２ビツトにあたる36ビツ
トを受け持ち、裏面側に取付けられたＮ／２ビツ
トカードＢにより36ビツトを受け持ち、両者でＮ
ビツトに当る72ビツトを構成させるようにする。
この時に問題になるのはチツプセレクト線CSと
ライトイネーブル線WEであつて、カードを選ぶ
デコード位置を変えなければならないことであ
る。

CSとWEは一般的にメモリカードのメモリ素子
に与えるアドレスとは別の他の上位アドレスをデ
コードして選択、制御して作成するものである
が、Ｎビツトカードを用いた時にはカード毎に
CS，WE信号を与えれば良いがＮ／２ビツトのカ
ードを用いた時にはデコード位置を変えて、Ｎビ
ツトカードで１２A1枚のみを選んだ上位アドレ
スにて、表と裏のカード１１Ａ，１１Ｂを同時に
選ばなければならない。更にＮビツトカードで１
２B1枚を選んだ上位アドレスで、Ｎ／２ビツト
カードの他の組の２枚１１Ｃ，１１Ｄを選ばなけ
ればならないことである。

この変換作業はこれらの信号を作る駆動回路側
（図示せず）内にてＮ／２ビツトを用いというこ
とで切り替えることによつて対処できる。

Ｎビツトカード１２の場合は、第３図Ｂに示す
ように、64KW×4Bit＝256KBitのメモリ素子１
４−₀〜１４−₁₇が18個配置されて72ビツトすな
わちＮビツト構成となつている。さらにメモリ素
子１４−₀〜１４−₁₇にそれぞれ並列に同じビツ
ト構成のメモリ素子１４−₁₈〜１４−₃₅が、Ｎ／
２ビツトカードに比べて物理的なスペースが空く
ので、配置可能である。したがつてＮビツトカー
ド１２は、Ｎ／２ビツトカード１１と同じＮ（72）
ビツト構成であるが、その記憶容量は４倍となつ
ている。なお、Ｎ／２ビツトカード１１とＮビツ
トカード１２は、前述のように、物理的に同等の
大きさで互換性のあるものである。

Ｎ／２ビツトカード１１及びＮビツトカード１
２における、各チツプセレクト動作や各メモリ素
子１３，１４に対するアドレス動作は明らかであ
るので、それらの説明は省略する。

記憶容量を増加する場合は、第２図で説明した
ように、Ｎ／２ビツトカードの場合は、２枚１組
のＮ／２ビツトカード（１１Ａと１１Ｂ、１１Ｃ
と１１Ｄ）を両面実装してゆくことによりＮビツ
ト単位で増設してゆくことができる。またＮビツ
トカードの場合は、第２図Ｂに示すように、母基
板１８の表から裏側に増設し（増設方向Ｂ）、さ
らにこれを母基板１８方向（増設方向Ａ）に増設
してゆくことにより同じくＮビツト単位で増設し
て行くことができる。

Ｎ／２ビツトカード１１及びＮビツトカードを
両面実装して増設する場合、同一母基板上の同一
コネクタに共通に実装できることは、既に述べた
とおりである。

以上の説明においては、Ｎ＝72Bit、Ｍ＝
64KWの場合を例にとつて説明したが、本発明
は、一般にMw×ZBit及びMw×（Ｎ／２）Bitの
データビツト長をもつた２種類のメモリカードを
用いた場合に適用できるもので、このことは、次
の実施例に関しても同様である。

第４図及び第５図は、本発明の他の実施例を示
したものである。第１図〜第３図の実施例に対応
する部分には同じ符号を付して説明されている。

第４図は、Ｎ／２ビツトカード１１及びＮビツ
トカード１２の各コネクタピンの割付け方を説明
したもので、同図ＡはＮ／２ビツトカード１１
（カードコネクタ２１）の場合を、同図ＢはＮビ
ツトカード１２（カードコネクタ２２）の場合を
示す。TLは、各カード（又はカードコネクタ）
を横方向で対称に２分する横方向線である。

第４図Ｂに明りように示されるように、本発明
の他の実施例では、各信号線が横方向線TLに対
して線対称となるように割付けられる。Ｎビツト
カード１２（カードコネクタ２２）の場合は、ア
ドレス線ADD、チツプセレクト線CS、ライトイ
ネーブル線WE、データ線（入力線Di、出力線
D₀）等の信号線が全て横方向線TLに線対称とな
るように割付けられるが、Ｎ／２ビツトカード１
１（カードコネクタ２１）の場合は、Ｎ／２ビツ
ト構成であるので、第４図Ａに示すように、チツ
プセレクト線CS₀、ライトイネーブル線WE₀及び
Ｎ／２ビツト分のデータ線（入力線Di、出力線
D₀）は、横方向線TLの上側（又は下側でもよ
い）だけに設けられている。

各信号線符号に付された数字「０」，「１」，
「00」〜「71」は、前述の実施例と同様に、各信
号線の個々の番号を対応するビツト番号で示した
ものである。

母基板上のパターン配線は、第２図に示した前
述の実施例の場合と同様に、データ線及びアドレ
ス線は母基板に対し表裏導通状態に形成される
が、チツプセレクト線CS及びライトイネーブル
線は表裏導通状態とはせず、表面側及び裏面側に
取付けられた各カード毎に各信号が印加されるよ
うにする。また、データ線の場合、異なつたビツ
ト番号同志がドツトOR形式となるよう接続して
パターン配線を形成する点も前述の実施例と同様
である。

第５図は、本発明の他の実施例であつて、Ｎ／
２ビツトカード１１及びＮビツトカード１２の両
面実装方法を説明したものである。いまＮ／２ビ
ツトカード１１Ａ及び１１Ｂを例にとつて説明す
ると、母基板１７の裏面側に取付けられるＮ／２
ビツトカード１１Ｂは、表面側に取付けられた
Ｎ／２ビツトカード１１Ａをまず母基板１７の表
面及び裏面に沿つて裏面側に移動し（Ｎ／２ビツ
トカード１１Ａ上のP₁点の〇印がP₂点にゆく）、
した形で取付けられる。このように両面実装する
ことにより、Ｎ／２ビツトカード１１Ａ及び１１
Ｂのデータ線や他の信号線が対応するパターン配
線に接続されてＮビツト構成のものとなる。

Ｎ／２ビツトカード１１及びＮビツトカード１
２の内部の構成は、いずれも第３図のものと同じ
であり、各カードの増設の方法も前述の実施例と
同様であるので、これらについて説明は省略す
る。

以上の各実施例で説明したように、本発明によ
ればＮ／２ビツトカードまたはＮビツトの各メモ
リカードを駆動、制御する論理部、あるいはこの
メモリ装置を使用する側とのインタフエースを制
御する論理部全てが搭載されている母基板そのも
のを変更の対象から除外して、メモリ素子及び必
要な周辺回路素子のみが搭載されているメモリカ
ードを差し換えることにより、同じ母基板を用い
て記憶容量を所望のものに増設することができ
る。

〔発明の効果〕

以上説明したように、本発明によれば、データ
ビツト長及びビツト構成の異なる２種類のメモリ
カードを、同一の母基板を用いて共通に互換性を
もつて実装することができる。したがつて、同じ
母基板を用いてデータビツト長の大きいメモリカ
ードに差し換えることにより記憶容量を容易に増
加することができる。また、データビツト長の異
なるメモリカードに対して別個に母基板を設ける
場合に比し、大幅にコストを低減することができ
る。異なるデータビツト長及びビツト構成をもつ
た２つのメモリカードに対する母基板が共通であ
るため、母基板のための論理設計が一回ですみ、
その開発経費及び時間を大きく低減することがで
きる。さらに、両メモリカードの物理的大きさが
変わらないため、データビツト長の大きいメモリ
カードに差し換える場合に、周辺のハードウエア
の変更を僅かなものにとどめることができる。こ
れらのことは、メモリ素子の記憶密度が年々向上
している現在の状況下においては極めて有利なこ
とである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリカー
ドのコネクタピンの割付方法の説明図、第２図は
本発明の一実施例における両面実装方式及び母基
板上のパターン配線の説明図、第３図は、本発明
の一実施例におけるＮ／２ビツトカード及びＮビ
ツトカードの各回路構成の説明図、第４図は本発
明の他の実施例におけるメモリカードのコネクタ
ピンの割付け方法の説明図、第５図は本発明の他
の実施例における両面実装方式の説明図、第６図
はメモリカードの構成の説明図である。 図中、１１，１１Ａ〜１１ＤはＮ／２ビツトカ
ード、１２，１２Ａ，１２ＢはＮビツトカード、
１３，１３Ａ〜１３Ｄ，１４，１４Ａ，１４Ｂは
メモリ素子、１５，１６はバツフア、１７，１８
は母基板、１９−₀₀〜１９−₇₁はパターン配線、
２０はパツド、２１，２２はカードコネクタ、２
３はカード基板、２４はメモリ素子、２５はカー
ドコネクタを示す。

Claims (1)

1. 【特許請求の範囲】 １ 母基板上に設けられ、縦（又は横）方向線に
   対して線対称に配列した接続端子を備えたコネク
   タに、データビツト長の異なる２種類のメモリカ
   ードを両面実装方式により実装するメモリカード
   の実装方式であつて、 (a) 前記２種類のメモリカードの一方のデータビ
   ツト長をＭワード×Ｎビツトとしたときに、他
   方のメモリカードをデータビツト長をＭワード
   ×Ｎ／２ビツトに設定し、 (b) Ｎビツトメモリカードの信号線のコネクタへ
   の割付は、コネクタの縦（又は横）方向線に対
   して線対称に配列した一方の接続端子側にＮ／
   ２ビツトのデータ線を、他方の接続端子側に残
   りのＮ／２ビツトのデータ線が線対称に接続さ
   れるように割り付け、 データ線以外の信号線の割付は、コネクタの
   縦（又は横）方向線に対して線対称に配列した
   接続端子に、各信号線も線対称に接続されるよ
   うに割り付け、 (c) Ｎ／２ビツトカードのデータ線及びデータ線
   以外の信号線のコネクタへの割付は、コネクタ
   の縦（又は横）方向線に対して線対称に配列し
   た一方の接続端子側に、Ｎビツトメモリカード
   の対応する信号線と同じ関係で接続されるよう
   に割り付け、 (d) Ｎ／２ビツトカードによりＭワード×Ｎビツ
   トの記憶容量を形成させるときは、Ｎ／２ビツ
   トカードを２枚１組として両面実装方式により
   実装し、 (e) Ｎビツトカードを実装するときは、Ｎビツト
   カード１枚１組として両面実装方式により実装
   すること、 を特徴とするメモリカードの実装方式。 ２ Ｎ／２ビツトカード及びＮビツトカードの記
   録密度を変えることにより、物理的寸法において
   も互換性のあるＮ／２ビツトカード及びＮビツト
   カードを用いるようにしたことを特徴とする特許
   請求の範囲第１項記載のメモリカード実装方式。